在半导体制造的生态体系中，过去封装测试行业被视为最“底层”，并非是技术密集或资本密集的行业，反而是最早传统产业化的环节，陷入明明是身处高、大、上的半导体行业，但却被视为“低端手工业”的尴尬处境。
但如今高端封装技术不但成为摩尔定律续命的解方，更是半导体巨头英特尔、台积电要保住龙头老大的激战之地。
2019 年的高端封装市场异常热闹，因为英特尔和台积电都不约而同拿出杀手锏来宣示彼此霸主地位。
英特尔除了系统级整合的 3D 芯片封装技术 Foveros 之外，更提出 Co-EMIB 技术，是一种结合 2D 封装 EMIB 和 3D 封装 Foveros 技术的独门功夫，而台积电则是千呼万唤始出最新一代的 3D 封装技术 SoIC，更于各大技术论坛上曝光，但仍留给外界犹抱琵琶半遮面的好奇感。
问芯Voice 询问英特尔集团副总裁兼封装测试技术开发部门总经理 Babak Sabi ，与英特尔院士兼技术开发部联合总 Ravindranath (Ravi) V. Mahajan，有关与台积电之间的 3D 封装技术之争的优劣，他们做了以下的回答：英特尔 3D 封装技术 Co-EMIB 是结合了 3D 和 2D 堆叠的两项优势，在这个领域上，台积电的 SoIC 是做不到的，因此绝对具有优势。
图：| 英特尔先进封装技术解析会（来源：英特尔）
问芯Voice 也从几个切入点，来深入探讨高端封装技术现状，因为这可能是英特尔与台积电这两大半导体技术巨擘，再战龙头宝座的关键一役，而在一旁壁上观但未掀底牌的三星，或许已经在准备要加入战局了。
综观全球封装产业现状
根据调研机构 Yole 预计，2019 年全球先进封装市场规模约 300 亿美元，而 2019 年 ～ 2024 年的年复合年增长率（CAGR）约 8%，估计该市场规模到 2024 年将达到 440 亿美元。
在整个先进封装市场中，主流是 FLIP-CHIP 技术。2018 年 FLIP-CHIP 技术占整个先进封装市场份额超过 80%，预计到 2024 年 FLIP-CHIP 份额将降至 70% 左右。往后看未来五年，先进封装市场成长最快速的技术是扇出型封装（Fan-Out）、硅通孔（TSV）两大趋势。
扇出型封装在 2009 年是由英特尔推动，但后来没有成为主流技术，一直到 2013 年左右，台积电将扇出型晶圆级封装技术 InFO（Integrated Fan-Out）用于苹果的处理器芯片上，该技术再次获得重视。除了手机之外，人工智能、物联网相关芯片也都大量用到扇出型晶圆级封装技术。
再者，TSV 技术是直接穿过芯片和下层接点导通，缩短导线长度且降低 RC 延迟问题，是让 3D IC 封装得以实现的方式，借此达到更小的封装体积，且获得更高效能。
台积电的 3D 封装技术 SoIC 就是利用 TSV 和 chip-on-wafer 接合制程，针对多晶粒堆叠系统层级整合的先进互连技术，其中 TSV 可堆叠多片芯片，其设计概念类似 PCB，在芯片钻出小洞，从底部填充入金属，矽晶圆上以刻蚀或激光方式钻孔，再以导电材料填满，优点在于可提供比打线接合更短的互连路径，且更有效率地传递信号与电力，还拥有不限制裸晶堆叠数量等优势。
图：英特尔 EMIB 技术（来源：英特尔）
英特尔跨入3D封装Foveros，终极武器Co-EMIB终问世
英特尔提出的 EMIB（Embedded Multi-Die Interconnect Bridge）是嵌入式多晶片互连桥接，这种封装方式与 2.5D 封装类似，目的在于让不同工艺技术的元件整合在一起，不但不会因此而耗损芯片的性能，反而能够提升传输效率，达到更高的性价比。
举例而言，传统晶片是 CPU 芯片、GPU 芯片、存储控制器、IO 都只能使用同一种工艺制程打造，但若是用 EMIB 技术，就可以形成 CPU 芯片、GPU 芯片采用 10nm 工艺，通讯芯片、 IO 单元使用 14nm 工艺，存储芯片则是用 22nm 工艺，再以 EMIB 封装技术把不同种类的工艺技术做成一个处理器。
图：| 英特尔 Foveros 技术（来源：英特尔）
3D 封装 Foveros 的问世，是英特尔在封装技术上的一大精进。不同于过去的 3D 芯片堆叠技术，Foveros 能做到逻辑芯片和逻辑芯片的直接贴合。
Foveros 可以超越目前被动中介层（interposers）的芯片堆叠技术，同时首次把存储器放在 CPU、绘图晶片和 AI 处理器等，这类高性能逻辑晶片之上。
再者，英特尔也藉由将产品拆分为多个 Chiplets 的结构，让 I/O、SRAM 和电源传递电路可以配建在底层的裸晶上，接着高性能的逻辑 Chiplet 则可进一步堆叠在其上。
英特尔的 Foveros 本身就是一种 3D IC 封装技术，也可称为“脸贴脸”（Face-to-Face）的封装技术，透过 TSV 技术和微凸块（micro-bumps）搭配，把不同的逻辑芯片堆叠起来。其架构概念就是在一块基础的运算微芯片（Compute Chiplet）上，以 TSV 加上微凸块的方式，堆叠其他的运算晶粒（die）和微芯片（chiplets），例如 GPU 和存储器，甚至是 RF 元件等，最后再把整个结构打包封装，让单一芯片中提升运算效能，推动摩尔定律前进。
图：| 英特尔 Co-EMIB（来源：英特尔）
再来是英特尔在 2019 年推出的终极武器 Co-EMIB，就是 EMIB 技术还有 Foveros 两个技术的集成，把 2D 和 3D 芯片进行融合。利用 Co-EMIB 可以把超过两个不同的裸片来进行叠加，具体的叠加也可以在水平和垂直方向实现，并且把放在同一个封装内进行实现。
英特尔提出的两种封装互连技术
英特尔封装研究事业部元件研究部首席工程师 Adel Elsherbini 讲到封装互连技术有两种，一种是把主要的相关功能在封装上进行集成，其中一个就是把电压的调节单元从母板上移到封装上，通过这种方式实现全面集成的电压调节封装。
另外一种方式称为 SoC 片上系统分解的方式，把不同功能的小芯片 Chiplet 进行连接并放在同一封装里，通过这种方法可以实现接近于单芯片的特点性能和功能。
讲到这里，近期半导体产业当红炸子鸡 “Chiplet” 出现了！
Chiplet爆红，“后摩尔定律”时代的解方之一
Chiplet 是全球半导体产业近期一个非常红的名词，甚至是美国国防部高级研究计划局（DARPA）的专案研究之一，很多公司也都有属于自己的Chiplet生态系统。
当摩尔定律一直走到 3nm 甚至是 2nm 工艺以下，受到开发资源、资金等受限，有能力做下去的只有台积电、三星，对于其他半导体厂而言，Chiplet 或许可以视为是一种另类解药，不走摩尔定律微缩的路线，可以更为节省成本，且让产品快速上市。
Chiplet 起源于多芯片模块，大概在 70 年代 AMD 用在 Ryzen 和 Epyc 的 x86 处理器上，以作为节省成本的一种方式。
简单而言，Chiplet 是在系统端将复杂功能进行分解，然后开发出多种具有单一特定功能，可相互进行模块化组装的 Chiplet，实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础建立一个 Chiplet 的芯片网络。
图：| 英特尔封装互连路线图（来源：英特尔）
英特尔提出的三种微缩方式
为了复杂的封装技术，英特尔也提出三种微缩方向：
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用于堆叠裸片的高密度垂直互连：目的在于提高带宽，同时也可以实现高密度的裸片叠加。 -
全局的横向互连：未来 Chiplet 使用越来越广泛，这是为了在 Chiplet 上集成更高的带宽。 -
全方位互连 ODI（Omni-Directional Interconnect）：通过全方位互连可以实现之前所无法达到的 3D 堆叠带来的性能。
图：| 全方位互连（ODI）（来源：英特尔）其中，全方位互连的 ODI 为封装中小芯片之间的通信提供更大的灵活性，顶部芯片可以像 EMIB 技术下一样与其他小芯片进行水平通信。同时，也可以像 3D 封装的 Foveros 技术一样，通过 TSV 与底部裸片进行垂直通信。
英特尔解释，ODI 带来几个好处，第一是上方的裸片和下方的基础裸片之间的带宽速度还是非常快。第二，上面的 Chiplet 可以直接获得封装的供电，而并不需要中间的通孔。第三，在 ODI 技术下，基础裸片就不用像过去那样，要比上方搭载小芯片的面积总和更大。
再仔细研究 ODI 架构，可知通过传统的 TSV 技术，顶层小芯片可以与下方的芯片互连，这样就可以通过底层封装直接对上方 Chiplet 供电。除了这些供电外，可以让上、下方裸片之间有直接的互连，且通过这种并排互连的形式，达到延迟降低 2.5 倍、功耗减少 15% 、带宽提高 3 倍的目标。
图：| 台积电 vs. 英特尔（来源：英特尔）英特尔提出MDIO接口，对上台积电LIPINCON2
MDIO 支持对小晶片 IP 模块库的模块化系统设计，实现 AIB 技术两倍以上的速度和带宽密度，为 EMIB 提供了标准化 SiP PHY 级接口，用于 Chiplet 之间的通信。
台积电也是有针对类似接口也提出 LIPINCON2，针脚速度可以达到 8.0，但是它的 Shoreline 带宽密度和 Areal 带宽密度分别是 67 和 198 。英特尔强调，在同样的带宽密度条件下，功耗可以做得更低。
（来源：英特尔）今年英特尔让外界等了将近四年的 10nm 工艺技术终于问世，同时也拿出“终极武器”强大的封装技术 Co-EMIB 要证明自己仍是全球半导体的霸主。在之前，台积电在前端工艺技术不断超前往 7nm 前进，加上后端封装一张张底牌亮出，对英特尔造成不小压力。
也就在今年，英特尔和台积电对于业界高度关注 3D 封装技术分别出招，英特尔的 Co-EMIB 对上台积电 SoIC 技术，行业内人士等着看这出“顶尖对决”的戏码上演。
对此英特尔是这样回答的，包括英特尔 3D 封装技术在内的 SoIC 都是开发其他封装架构的基础框架所在，英特尔与台积电的技术两者之间的不同处在于，英特尔的 3D 封装技术 Co-EMIB 结合了 3D 和 2D 堆叠的两项优势，在这个领域上，目前台积电的 SoIC 是做不到的。
英特尔的 3D 封装第二个优势是 ODI 全向互连，可以通过在小芯片之间的布线空隙来实现，这一点也是与台积电的技术最大的不同。
至于过去一直处于壁上观的三星，传出年初也收购子公司三星电机的半导体封装 PLP 事业，要强化半导体封装业务的发展。
过去三星一直是苹果 A 系列处理器芯片的代工厂，最后输给台积电，从与台积电分食，到最后由台积电全吃下订单，除了苹果和三星在品牌手机市场上的竞争白热化之外，台积电在封装领域的技术突破，也是取下苹果订单的主要关键因素。
业内指出，三星在 2015 年成立特别工作小组，以子公司三星电机为主力，与三星电子合力开发面板级扇出型封装（FOPLP)技术，看好 FOPLP 方型载板的竞争技术将比台积电的 FOWLP 的生产效率要高，同时三星也将该技术用在智能手表 Galaxy Watch 上。不过，FOPLP 封装技术要用在手机上，无论是产能、技术、良率等可能都还不太够。
但日前传出三星收购三星电机的半导体封装 事业，可以想见是要强化其封装技术，毕竟对于三星的逻辑事业来说，抢回苹果处理器芯片订单一直是从未放弃的目标。
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