时隔三年，台积电高层将在下周齐聚上海，亲自拜访重要客户。《问芯Voice》了解到，台积电将由总裁魏哲家与业务开发暨海外营运办公室资深副总张晓强、欧亚业务暨研究发展 / 技术研究资深副总侯永清组成的“三巨头”，于下周三齐聚上海滩，出席技术论坛并与多家重要客户会面，亲自解说未来技术发展走势和产能规划。
翻开台积电的财务报告书可以发现，中国大陆业务占台积电整体营收比重一直维持在10％～15%，是仅次于北美的第二大业务区域。
看似这几年美国一直出台出口管制策略来阻止中国的半导体技术前进，但实际上占台积电业务的变化不大。营收比重最高时期是2019～2020年海思在禁令生效前的大拉货，占比一度攀升至超过20%，之后都回到10~15%左右。
台积电技术论坛每年由北美场打头阵，2023年是在4月底的加州圣塔克拉拉市举办，过去几年台积电中国场的技术论坛都是采用线上方式举行，随着疫情结束，2023年中国场技术论坛首度恢复实体举办。
今年的技术论坛会中，台积电揭示其最新的技术发展，包括2nm技术进展及业界领先的3nm技术家族新成员，包括支援功耗、性能、密度更优化的强化版N3P制程，以及针对高性能运算HPC应用量身打造的N3X制程，还有支援车用客户的N3AE解决方案。
随着AI、5G和其他先进制程技术的发展，全世界都通过智能边缘网络产生大量的运算工作负载，需要更快且更节能的芯片来满足此需求。预计到2030年，全球半导体市场将挑战1万亿美元，其中高性能运算HPC相关应用占40%、智能手机占30%、汽车占15%、物联网占10%。
2019年～2023年，台积电先进制程技术的产能年复合成长率将超过40%，其5nm制程在2020年全球首家量产后，将持续通过推出N4、N4P、N4X和N5A等技术，持续强化其5nm家族优势。
此外，为了进一步推展微缩，以在单体式系统单芯片(monolithic SoCs)中实现更小且更优异的晶体管，台积电也在开发3DFabric技术，发挥异质整合的优势，将系统中的晶体管数量提高至少5倍。
在特色制程方面，2017年～2022年期间，台积电对特色制程技术投资的年复合成长率超过40%，预计到2026年，台积电特殊制程的产能提升近50%。
台积电提供的特色制成产品组合涵盖电源管理、射频、CMOS 传感器应用领域。此外，针对快速成长的汽车领域，台积电也提出专属平台服务客户。
台积电指出，随着汽车产业朝向自动驾驶发展，运算需求驱动最先进的逻辑半导体技术，预计到 2030 年，其90%的汽车将具备先进驾驶辅助系统(ADAS),其中 L1、L2 和 L2+/L3 将有望各达市占率 30%。
在过去三年，台积电推出了汽车设计实现平台(ADEP)，通过提供领先业界、Grade 1 品质认证的 N7A 和 N5A 来释放客户的汽车创新。
为了让客户在技术成熟前就能预先进行汽车产品设计，台积电也推出了 Auto Early，作为提前启动产品设计并缩短上市时间的垫脚石。
其中，N4AE 是基于 N4P 开发的新技术，将允许客户在 2024 年开始进行风险生产，而N3AE 作为 N3A 的基础，将于 2025 年全面通过汽车制程验证，并将成为全球最先进的汽车逻辑制程技术。
N3AE 提供以 N3E 为基础的汽车制程设计套件(PDK)，客户能提早采用 3nm 技术来设计汽车应用产品，以便于 2025 年及时采用届时已全面通过汽车制程验证的 N3A 制程。
在5G与连网性的先进射频技术方面，台积电基于7nm制程基础，在 2021 年推出了 N6RF。客户可以藉由从 16FFC 转换到 N6RF，在半数位和半类比的射频 SoC 上实现功耗降低 49%，释放行动装置的能源预算以支援其他不断成长的功能。
另外，台积电也推出最先进的CMOS射频技术，N4PRF预计在 2023 年下半年发布。相较于 N6RF技术，N4PRF 逻辑密度增加 77%，且在相同性能下，功耗可降低 45%。此外，N4PRF 也比其前一代技术 N6RF 增加了 32%的 MOM 电容密度。
在超低功率方案上，台积电持续推动降低 Vdd，从 55ULP 的最小 Vdd 为 0.9V，到 N6e 的Vdd 已低于 0.4V,，以实现动态电压调节设计来达成最佳的功率∕效能。
在穿戴式装置解决方案上，新推出的 N6e 解决方案可以提供相较于 N22 解决方案约 4.9 倍的逻辑密度，并可降低超过 70%功耗。
MCU / 嵌入式非挥发性存储方面，台积电的最先进 eNVM 技术已经发展到了于 16nm/12nm FinFET技术,让客户得以从 FinFET 晶体管的效能中受益。且由于传统的浮闸式 eNVM 或 ESF3 技术越来越复杂，台积电也大量投资在RRAM 和 MRAM 等新的嵌入式存储技术，这两种新技术都正在 22nm 和 40nm 上投产。
更进一步是，台积电正在计划开发 6nm技术。RRAM嵌入式非挥发性存储已经在2022 年第一季开始生产 40/28/22nm 的 RRAM，其中28 奈米 RRAM 进展顺利，适合汽车领域的应用。同时间，台积电也在开发下一代的 12nm RRAM，预计在 2024 年第一季就绪。
MRAM方面，2020 年开始生产的 22nm MRAM 主要是用在物联网，现在台积电正在与客户合作将 MRAM 技术应用在未来的汽车应用，预计在 2023 年第二季取得 Grade 1 汽车等级认证。
CMOS 影像感测方面，台积电预计车用相机将推动下一波CIS成长，为了满足未来感测器的需求，台积电一直致力研究多晶圆堆叠解决方案，以展示新的感测器架构，例如堆叠像素传感器、最小体积的全域快门传感器、基于事件的 RGB 融合传感器,以及具有整合记忆体的 AI 传感器。
显示器方面，在 5G、人工智能和 AR/VR 等技术驱动下，需要更高的分辨率和更低功耗的解决方案。
台积电指出，下一代高阶 OLED 面板将需要更多的数位逻辑和SRAM内容，以及更快的帧率。为了满足此类需求，台积电将高压HV技术导入到 28nm 的产品中，以实现更好的能源效率和更高的静态随机存取存储密度。
再者，台积电领先的 μDisplay on silicon 技术可以提供高达 10 倍的像素密度,以实现如 AR 和 VR 中使用的近眼显示器所需之更高解析度。
N5技术家族：
与 N5 量产第一年相比，性能提升高达17%、晶片密度增加 6%，并维持着相同的设计规则相容性，增加现有客户设计的再利用。
尽管N5需求强劲，N4P将自2024年推动需求进一步增加。与2022年相比，增加的需求增加主要来自AI、网络和汽车产品
N3技术家族：
3nm制程是台积电目前最先进的逻辑制程技术，依计划在2022年第四季进入量产。
N3E计划在N3量产后一年推出，与N5相比，N3E在相同功耗下速度加快18%，在相同速度下功耗降低32%，逻辑密度提升约60%、晶片密度提升约30%。 N3E已经收到了第一批客户产品流片(product tape-outs)，并将在2023年下半年开始量产。
在迈入量产的前三年，N3和N3E的新产品设计定案数量将是N5同时期的1.5～2倍。
N2技术创新：
晶体管架构从平面式发展到FinFET，并即将转变至奈米片(nanosheet)架构。在奈米片之后，台积电认为垂直堆叠的NMOS和PMOS(即互补式场效晶体管CFET)是未来制程架构选项之一。预估在考量布线和制程复杂性后，芯片密度将可提升1.5～2倍。
除了CFET,台积公司在低维材料(如碳奈米管和2D材料)方面取得了突破,可能实现进一步的尺寸和能源微缩。
3DFabricTM 技术：
3DFabric 系统整合技术包含各种先进的 3D 硅堆叠和先进封装技术。在 3D 硅堆叠方面，台积电正于系统整合芯片(TSMC-SoIC)家族中加入微凸块的 SoIC-P，以支援更具成本敏感度的应用。
2.5D CoWoS 平台得以实现先进逻辑和高频宽记忆体的整合,适用于AI、机器学习和数据中心等 HPC 应用。台积电已经支援超过25个客户的逾140种CoWoS产品。
再者，所有 CoWoS 解决方案的中介层面积均在增加，以便整合更多先进硅芯片和高频宽存储器堆叠，以满足更高的性能需求。
台积电也正在开发具有高达 6 个光罩尺寸(约 5,000 平方毫米)重布线层 (RDL)中介层的 CoWoS 解决方案，能够容纳 12 个高频宽存储堆叠。
整合型扇出层叠封装技术(InFOPoP)和 InFO-3D 支援行动应用，InFO-2.5D 则支援 HPC 小芯片整合。 InFO 制程技术在行动应用方面，InFO PoP 自 2016 年开始量产并运用于高阶行动装置，可以在更小的封装规格中容纳更大、更厚的系统单芯片SoC。
系统整合芯片(SoIC)堆叠芯片可被整合于整合型扇出(InFO)或 CoWoS封装中，以实现最终系统整合。 SoIC-P 采用 18-25 微米间距微凸块堆叠技术,主要针对如行动、物联网等较为成本敏感的应用。
SoIC-X 采用无凸块堆叠技术,主要针对 HPC 应用，其芯片对晶圆堆叠方案具有 4.5 至 9 微米的键合间距，已在台积电的 N7 制程技术中量产，运用于HPC 应用。
SoIC 堆叠芯片可以进一步整合到 CoWoS、InFo 或传统覆晶封装中，运用于客户的最终产品。
