一条被逼出来的路，可能改变整个芯片世界的游戏规则
2026年5月25日，上海，IEEE国际电路与系统研讨会。华为半导体业务部总裁何庭波走上讲台，台下坐着全球半导体行业最核心的技术力量——IEEE Fellow、顶会常客、各大芯片厂商的掌门人。这种场合的演讲通常是发布一款新芯片，但何庭波今天要做的事，比发布一款芯片大得多。
一张幻灯片打在屏幕上，四个字——"韬（τ）定律"。
现场先是安静了两秒，随即响起密集的快门声。
在半导体行业六十余年的历史上，称得上"定律"的东西屈指可数。摩尔定律、登纳德缩放定律、黄氏定律——每一则都曾定义过这个产业的演进方向。而这一次，走上台前的，是一家中国企业。这是中国在全球半导体领域首次提出指导产业发展的新原则。（来源：华为官方新闻稿，2026年5月25日）
当天A股市场给出了最直接的反馈：科创50指数暴涨5.88%，创出历史新高；中芯国际涨18.78%，华大九天涨停，拓荆科技涨16.86%，盛美上海涨17.75%……整个半导体产业链批量大涨。（来源：经济观察报/腾讯新闻，2026年5月25日）
到底什么是"韬定律"？它为什么能让资本市场如此兴奋？它和我们都听过的"摩尔定律"有什么关系？最重要的是——它跟你有什么关系？
别急，我们从头说起，用大白话。
先搞懂摩尔定律：六十年来，芯片界的"唯一赛道"
要理解韬定律，先得理解它要替代的那个东西——摩尔定律。
1965年，英特尔创始人戈登·摩尔画了一条曲线：集成电路上能容纳的晶体管数量，大约每18到24个月翻一番。 翻译成大白话就是：同样大小的一块芯片，隔两年就能塞进两倍的元件，性能翻倍，成本反而下降。
这条规律后来被称为"摩尔定律"，它统治了半导体行业整整六十年。
六十年来，全球芯片行业只做一件事——把晶体管做小。 从90纳米、45纳米、14纳米一路狂奔到3纳米、2纳米。晶体管越小，同样面积塞得越多，芯片就越强。这条路简单、直接、有效，就像你不断缩小房子里的家具，让同一间屋子住进更多人。
行业术语把这叫做"几何缩微"——通过缩小物理尺寸来提升性能。（来源：经济观察报/腾讯新闻，2026年5月25日）
但这条路，似乎走到头了。
摩尔定律的墙：做小不再等于做好
从2010年前后开始，"做小等于做好"的逻辑开始动摇。到7纳米以下，三堵墙同时出现：
第一堵墙：物理墙。 晶体管已经快缩小到原子级别了。你费尽九牛二虎之力把它再做小一点，性能提升却微乎其微——以前缩小一半，速度提升近四倍；现在缩小一半，速度只提升两倍左右。同样的力气，换来的收益打了对折。
第二堵墙：经济墙。 设计一颗最先进的2纳米芯片，研发预算超过10亿美元。更离谱的是——以前工艺越先进，单个晶体管越便宜；现在倒过来了，工艺越先进，单个晶体管造价不降反升。每一代晶体管更多、单位成本更低——这套支撑行业投资六十年的逻辑，不再成立了。
第三堵墙：连线墙。 芯片内部有几十亿个晶体管，它们之间需要用金属线连接。晶体管本身的开关速度已经非常快了，但这些连线产生的延迟，反而成了拖慢整颗芯片的最大瓶颈。不管晶体管做得再小再快，如果线太长、信号跑得太慢，整颗芯片的速度也上不去。
用一个生活类比：这就像一个城市，房子越盖越密（晶体管越做越小），但道路越来越拥堵（连线延迟越来越大）。房子再多，路不通，人还是到不了目的地。
对华为来说，这堵墙来得更早也更狠。2019年起，由于地缘政治影响，华为无法继续使用海外最先进的芯片代工服务。何庭波在论文中写道："对于无法获取顶尖光刻设备的企业，发展受限问题显现更早，产业承压也更为严峻。" 但她同时指出，这不只是华为一家的处境——"回过头来看，整个行业最终都将不得不面对。"（来源：何庭波论文，2026年5月25日）
韬定律的核心：不拼谁做得更小，拼谁跑得更快
面对"做小"这条路走到尽头的事实，何庭波给出了一个看似简单、实则深刻的回答：
别再盯着"几纳米"了，改盯"多少时间"。
这就是韬定律的核心——以"时间缩微"替代"几何缩微"。
τ（读作"韬"）是希腊字母，在物理学中代表"时间常数"，意思是系统响应和传播信号所需的"基础耗时"。韬定律把时间本身确立为芯片迭代的核心优化指标——不再追问"你的芯片是几纳米的"，而是追问"你的芯片完成一项任务需要多少时间"。（来源：华为官方新闻稿/何庭波论文，2026年5月25日）
再用一个城市类比来理解两者的区别：
摩尔定律的思路：把居民的房子越建越小，塞进更多人。路越来越窄，楼越来越密，边际效益递减。
韬定律的思路：城市规模不增加，但重新规划路网，修建立交桥，把绕远路的关键路径拉直，让车跑得更快。单位时间内完成的运输量，一样能大幅提升。
何庭波团队对此有一个更生动的比喻：传统摩尔定律好比把居民的房子越建越小来塞进更多人；而韬定律的思路，是不缩小房子，而是重新规划城市道路，拉直主干道、取消绕路、修建立交桥，让所有人的办事效率大幅提升。（来源：TechWeb/腾讯新闻，2026年5月25日）
21世纪经济报道的社论则用了另一个类比：如果说美国半导体产业倾向于"制造更好的发动机（芯片）"，那么中国企业的做法便是"重新设计整车系统，让一台普通发动机也能跑出赛车速度"。（来源：21世纪经济报道社论，2026年5月）
这不是文字游戏，而是真正的范式切换——制程工艺是手段，缩短时间才是目的。只要能把时间压下来，用成熟制程配合立体设计，同样可以做出高性能芯片。
四层"挤时间"：从原子到数据中心，全面提速
韬定律不是一句口号，它构建了一套从微观到宏观的完整"挤时间"体系。何庭波把它拆成四个层级，每个层级都有具体的技术手段。我们一层一层看，每层配一个生活类比：
器件层（皮秒级）——从原子做起
做了什么：优化晶体管本身的电阻和寄生电容，让单个晶体管的开关切换更快。
生活类比：这好比给汽车的发动机做微调——换更轻的活塞、更润滑的轴承，让每一次点火到出力的时间缩短一点点。一个百分点的小改进，经过后续层级的层层放大，最终可能是十几个百分点的系统级收益。（来源：腾讯新闻/中国电子报解读，2026年5月25日）
电路层（纳秒级）——逻辑折叠，最核心的黑科技
做了什么：这是整套体系的发动机。传统芯片把所有电路铺在同一个平面上，信号沿金属线水平传播，线越长延迟越大。一条芯片里最长的"关键路径"，决定了整颗芯片的速度上限——就像一条马路上最慢的那辆车，决定了整条路的通行速度。
逻辑折叠做的事：把平面上的关键电路"折叠"到纵向堆叠的多层上，层与层之间通过混合键合（一种把两片晶圆以微米级精度对齐并永久连接的工艺）相连。信号可以纵向穿越，走线长度大幅缩短——关键路径的延迟随之下降。（来源：华为官方新闻稿，2026年5月25日）
生活类比：你在单层仓库里取货，得横跨几百米；把仓库改成多层货架，上下移动几层就够，动线缩短数倍。逻辑折叠本质上就是对芯片内部做一次三维重组——从"平房"变成"楼房"。
需要特别厘清：逻辑折叠和市面上热炒的3D封装不是一回事。3D封装解决的是"芯片之间"的互连，把不同功能的芯片垂直堆叠——这是"把建好的楼叠在一起"。逻辑折叠解决的是"芯片内部"的逻辑架构重组——这是"把房间的布局重新设计成跃层"。前者是物理整合，后者是设计重构。两者不冲突，反而互为表里。
芯片层（微秒级）——软硬一起设计
做了什么：引入"软件、架构、芯片"的全栈协同设计。根据实际工作负载去调配指令流和数据流，让芯片只算必须算的东西，把端到端执行时间压到最低。
生活类比：这好比一家快递公司，不再让每辆货车各自瞎跑，而是由一个智能调度中心根据每天的实际订单，精确安排每辆车的路线和装货顺序，让整体送达时间最短。这一层说明韬定律不是纯靠硬件"压榨"性能的蛮力活，而是软硬一体化的系统工程。
系统层（秒级）——灵衢总线，让集群变成"一颗虚拟大芯片"
做了什么：华为定义了"灵衢总线"，重构计算系统互联协议。在传统体系下，服务器A的芯片要跟服务器B的芯片通信，数据要跨越PCIe总线、打包成网络协议、走光纤、再解包——好比跨国运货还要办签证，效率极低。灵衢总线引入"内存语义"——打破服务器之间的"行政边界"，整个集群几万颗芯片的内存共享同一个物理地址空间，隔壁服务器的数据直接去读写就行，连协议包装都省了。跨节点获取数据的时间从几十微秒暴跌到150纳秒以下。多台分离的服务器在逻辑上被合并成了一颗"巨大的虚拟单体芯片"。（来源：何庭波论文/中国电子报解读，2026年5月25日）
生活类比：这好比原来五个办公室之间传递文件，要走行政流程、盖审批章、快递寄送；现在把五个办公室打通成一个大办公室，文件直接放到同事桌上就行——传递时间从"天"级别变成了"秒"级别。
此外，华为还研发了Hi-ONE近封装光学I/O技术——用电信号做短距离通信，用光信号做长距离通信，数据一出计算核心就变成激光通过光纤射出去，用光速替代电速；以及"边缘至表面3D折叠"技术——在三维立体空间里将加速芯片、存储芯片、光通信模块纵向堆叠与嵌套，让彼此靠得更近，将空间距离压榨到极限。（来源：TechWeb/中国电子报解读，2026年5月25日）
这四层技术联合的效果：何庭波预测，到2035年，AI硬件系统的集成度将实现超过100倍的增长。（来源：华为官方新闻稿，2026年5月25日）
不是PPT，是量产：381款芯片和"麒麟2026"
韬定律的分量，不看PPT上有多漂亮，看它经没经过量产的检验。
何庭波在演讲中不动声色地抛出一个数字：过去六年，华为基于韬定律成功设计并量产了381款芯片，覆盖手机SoC、AI加速器、基带、射频、电源管理、车载等全产品线。（来源：华为官方新闻稿，2026年5月25日）
381款。这意味着在"韬定律"这个名字对外界还完全陌生的六年里，它已经在华为内部被当作一条隐秘的主线，贯穿了海量产品的研发流程。这不是实验室里的学术探索，这是经过了六轮春夏秋冬、数百次流片和无数良率爬坡后摔打出来的工程实践。（来源：腾讯新闻，2026年5月25日）
而今年秋季即将面世的麒麟2026芯片，是逻辑折叠技术的首次完整落地。何庭波论文给出了实测数据（所有数据均在固定制程节点内取得，没有采用新的光刻工艺）：
| 指标 | 麒麟上一代 | 麒麟2026 | 变化幅度 |
| 晶体管密度 | 1.55亿/mm² | 2.38亿/mm² | 提升55% |
| 性能核功耗效率 | — | — | 提升41% |
| CPU核心频率 | — | 3.1GHz | 提升约13% |
| SRAM运行频率 | — | — | 提升超40% |
| 时钟缓冲器数量 | — | — | 减少超50% |
| 布线长度 | — | — | 缩减约30% |
（来源：何庭波论文实测数据，2026年5月25日）
55%的晶体管密度提升，以前需要三年的几何缩微和一次完整的制程换代才能实现——现在，在同一个工艺节点内，一代就做到了。
何庭波自评这一实现版本"刻意保守"，因为逻辑折叠目前只针对关键路径选择性应用，还没有在整个设计中全面铺开。论文还公布了后续几年的主频迭代计划：2027年目标3.39GHz，2028年3.71GHz，2029年4GHz。
到2031年，华为预计基于韬定律的高端芯片晶体管密度将达到每平方毫米4亿颗，达到1.4纳米制程的同等水平。
"同等水平"这四个字值得反复咀嚼——华为的工艺制程并没有做到1.4纳米，这里指的是通过逻辑折叠等技术，在不依赖最先进光刻工艺的前提下，让晶体管密度达到与传统1.4纳米工艺相当的水平。（来源：华为官方新闻稿/何庭波论文，2026年5月25日）
专家丁珉分析，这一目标背后包含两个叠加因素：一是国内制程水平本身的渐进演进，二是韬定律所代表的系统级整体优化在每一档制程基础上叠加出额外的性能增量。"应该有比较大的可能性能够达成。"（来源：界面新闻/证券时报，2026年5月25日）
为什么这件事意义远超华为本身
韬定律的意义，不止于华为一家公司。
第一，它回答了一个中国半导体行业躲不开的问题：如果拿不到下一代光刻机、如果物理特征尺寸的缩微被卡住，还能不能造出和最先进制程等效的芯片？华为给出的答案是：能。路径变了。
第二，它改变了芯片竞赛的评价标准。 过去行业最习惯的比较是"谁能更快推进到几纳米"——现在τ缩微把标尺从"几纳米"挪到了"多少时间"。技术竞争的逻辑从单一工艺节点追赶，转向系统级架构创新。当性能增长不再唯一依赖制程微缩，封装、互连、EDA工具等环节的价值权重大幅上升，更多设计公司和系统厂商有机会通过架构创新参与竞争，晶圆代工领域的龙头效应可能被削弱。
第三，它不是华为的独家路线，而是整个行业的未来方向。 绕开纯粹的几何缩微转向系统级整合，已不是华为一家的选择。台积电此前提出的STCO（系统技术协同优化）表达了相近思路；先进封装市场中2.5D与3D互连营收预计在2023年至2029年间保持37%的复合增长率，整体先进封装市场规模到2030年有望达到约794亿美元。华为此次发布，体现出其作为国内算力与集成电路领军企业，在STCO方面已形成了一套带有自身特色且有清晰路线的技术体系。
第四，它与DeepSeek的思路一脉相通。 21世纪经济报道社论指出：以系统性的"软硬全栈协同"换取性能，从"硬件决定软件"转向"软件定义硬件"，用极致的全局工程优化实现"以巧补力"——华为韬定律和DeepSeek的成功，背后的哲学是相同的。
还没完：韬定律面前几道难啃的坎
韬定律的方向清晰，但前路并不平坦。何庭波在论文中明确列出了尚未解决的技术难题：
第一道坎：EDA工具链。 现有的芯片设计软件是为平面时代开发的，面积、时序、功耗三个指标分开优化。但逻辑折叠要求设计工具把多层堆叠的晶圆当作一个整体来处理——在软件里画下第一笔电路时，就要同时计算三件事：信号怎么走最快（电学约束）、怎么叠最不容易烧坏（热学约束）、配什么算法最省时间（算法约束）。传统的二维设计工具完全无法适配这种需求。 何庭波将面向τ缩放的开源EDA工具链称为"未来十年最核心的基础支撑投入"。
第二道坎：晶圆间的工艺偏差。 逻辑折叠需要把不同批次、甚至不同工艺节点的晶圆键合在一起，但不同晶圆之间的电气参数差异远大于同一片晶圆内部的差异，这对时钟信号的分布和时序裕量构成很大压力。
第三道坎：能耗问题。 τ是一条时间准则，不是一条能耗准则。一套系统运行速度快了10倍，如果功耗也涨了10倍，理论上并不违反韬定律，但实际部署时会超出电力系统的承载能力。韬定律必须搭配一套完整的能耗优化体系才能落地。
第四道坎：行业标准与评测体系。 芯片行业现有的性能评测标准（Linpack、MLPerf、SPEC等）都是为衡量单一指标设计的，无法评估韬定律追求的全栈协同优化效果。何庭波呼吁行业建立新的基准测试体系。
第五道坎：产业链重构。 韬定律要求芯片设计企业、代工企业和封装企业走向"全栈一体化融合"——系统厂商提出需求时，就得把芯片设计商、封装厂、设备商叫到一张桌子上共享底层参数联合设计。这对习惯了各干各的产业链来说，是一场痛苦的合作模式重构。
业内态度也不完全统一。有业内人士认为韬定律目前仍是一个较新的产业概念，不排除华为借此尝试树立新行业标准、推动供应链聚集的可能；也有声音表示该定律目前仍有待实际验证，公开披露的信息尚不足以构成充分的理论支撑。
写在最后：当单行道分岔
把韬定律放进2026年全球半导体的棋局里看，三足鼎立的格局一目了然：
英特尔选的是"器件创新"——用新晶体管架构在几何缩微赛道上做最后冲刺，是对摩尔定律的忠诚接力。
台积电选的是"封装革命"——把不同工艺节点的Chiplet在封装内密集互连，是物理堆叠的"集成范式"。
华为的韬定律走的是第三条路——"设计重构"。它不排斥器件和封装，逻辑折叠本身就需要先进器件和3D封装能力做地基。但它的核心洞见在于：从设计范式而非制造工艺的维度出发，重新定义了芯片性能增长的发动机在哪里。
有一个背景不可忽略——提出这一定律的，是一家长期受制于先进制程供应的企业。某种意义上，这是一种被逼出来的创新。 当一条路被堵死，你只剩下一个选择去回答那个最根本的问题：除了把晶体管做小，芯片性能的增长还有没有别的可能？
381款芯片、六年的沉默实践、未知的研发投入，都是这份答案的代价。
何庭波在演讲结尾说："未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在韬定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。"
她在论文结尾也写道："大量开放问题，无单一组织可独立解决。这篇论文既是一份来自实践一线的报告，也是一封邀请函。前路充满挑战，但方向清晰明确。"
六十一年前，摩尔在仙童半导体的办公室里画下的那条指数曲线，曾经定义了什么是进步。过去六十年，整个行业相信晶体管的数量就是力量。而当物理的墙和经济的墙同时横在面前，单行道终于分岔。
英特尔正面突围，台积电物理堆叠，华为在"时间"这个曾被忽视的维度里，圈出了一片尚未开垦的领地。
今天，一份来自东方的方案试图提醒世界：当空间上的扩张走到尽头，向时间要答案，或许是通往下一程的道路。
这个答案能不能撑起下一个六十年？时间——那个被华为写进定律名字的常数τ——会是最终的裁判。
参考来源
- 华为官方新闻稿，《华为发表韬(τ)定律，实现晶体管密度与系统性能突破》，2026年5月25日
- 何庭波论文，《A Time Scaling Theory for Multi-Layer Electronic Systems》，中国科学院科技论文预发布平台(ChinaXiv)，2026年5月25日
- 界面新闻/证券时报，《专家解读"韬(τ)定律"，华为如何绕开制程焦虑？》，2026年5月25日
- 经济观察报/腾讯新闻，《详解华为"韬定律"：对半导体行业究竟意味着什么？》，2026年5月25日
- TechWeb/腾讯新闻，《华为芯片"韬(τ)定律"论文上线：绕开最先进光刻机，也能更强》，2026年5月25日
- 21世纪经济报道社论，《华为"韬(τ)定律"构建半导体发展新范式》，2026年5月
- 腾讯新闻/中国电子报，《看不懂华为"韬定律"？我们用大白话给何庭波论文做了全解读！》，2026年5月25日
- 腾讯新闻，《被逼出来的"韬(τ)定律"：华为381款芯片背后的一场隐秘实验》，2026年5月25日
- 深圳特区报/头条，《华为正式发表"韬(τ)定律" "麒麟2026"手机芯片今秋验证"时间换空间"效果》，2026年5月25日
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往期回顾：
2. 从“搭台子”到“干实事”：2026年数字经济工作要点详解