摩尔定律已死，小芯片万岁！

信息来源自semiwiki，略有修改，作者Paul McWilliams 

戈登·摩尔博士在1965年4月19日的《Electronics》杂志上发表了论文《Cramming More Components onto Integrated Circuits》，当时他还是Fairchild的研发总监。在这篇文章发表后，加州理工学院的Carver Mead博士称摩尔博士的预测为“摩尔定律”。

很少有人理解摩尔定律的本质，也很少有人知道摩尔博士在这篇相对较短的论文中所做的无数预测，其中包括了家用电脑、汽车自动控制、个人便携通讯设备以及其他许多在当时对一些读者来说可能像是科幻小说的创新。

摩尔博士对集成电路(IC)的预测是：“到1975年，经济状况可能会要求在一块硅芯片上压缩多达65,000个元件。”这比预期的时间长了几年，但第一个64Kb DRAM(动态随机存取存储器)在1977年发布，在“单个硅芯片”上有65,536个晶体管。这是一个了不起的预测，因为第一个商用DRAM是在摩尔博士的论文发表五年之后问世的。

摩尔定律的精髓

虽然摩尔定律中包含了许多预测，而且几乎所有预测都在合理的程度上得到了实现，但有两种预测是摩尔定律的“精髓”。如果我们做一点数学计算，我们可以给这些预测增添一些色彩。下面是1965年原始文章中的两段引文和我对预测的推断。

• “最低组件成本的复杂性以每年大约两倍的速度增加。当然，在短期内，这一比率即使不会上升，也会持续下去。从长期来看，增长的速度有点不确定，尽管没有理由相信它不会在至少10年内保持几乎不变。”这表明，在未来十年，我们将看到晶体管(组件)的密度增加大约1024倍。

• “在1970年，每个部件的制造成本预计只会是目前成本的十分之一。”这表明，虽然晶体管(组件)密度每年将翻一番，但每个组件的成本将以每年约37%的速度下降。理解这一点很重要，所以让我们花点时间来计算一下。组件密度每增加一倍，制造成本就会增加，但摩尔博士正确地预测到，这些更高的成本将远远超过每年增加一倍密度所能抵消的成本。结果是每个晶体管(组件)的净复合成本降低37%，五年内成本降低90%，十年内成本降低99%。

到1975年的这十年间的发展在大多数方面与摩尔定律的预测非常相似，摩尔博士将晶体管密度的预期重新设定为每18到24个月翻一番，而不是每年翻一番。这一显著进步的结果是，如果你生活在发达国家的中产阶级或中产阶级以上，你很有可能成为“晶体管万亿富翁”——你拥有的所有电子产品含有超过一万亿个晶体管。

晶体管经济学

你可以用各种花哨的词语来描述各种商业模式，但我喜欢让事情尽可能简单。在任何商业模式中，你都可以将成本划分为“固定”(资本)和“可变”(边际)。如果模型严重偏重于可变费用，那么就没有什么规模(杠杆)，盈利能力与体量呈相当的线性关系。然而，如果模型严重依赖于固定成本，该模型的规模(通常非常大)和盈利能力会随着数量的增长而急剧增加。

例如，如果你打算钻探石油，你就必须建造一个钻井平台，并进行钻井所需的所有相关资本投资(固定成本)，但一旦钻井平台建成，石油开始流动，维持石油流动的成本(可变成本)就非常低。在这种商业模式下，高昂的固定成本被摊到每桶原油中。显而易见的结论是，石油产量越多，每桶的总成本就越低(固定成本分摊到更多的石油桶上)。

另一个不太明显的结论是，“下一桶”石油生产的“边际成本”非常低。由于边际(可变)成本代表每多生产一单位(桶)增加的总成本，而且不需要额外的固定成本，因此只需计算可变成本。显然，根据这些数据，在固定成本高、可变成本低的商业模式中，数量是非常重要的。

这个高固定/低可变成本商业模式的经典例子或多或少与我们在经典半导体商业模式中看到的一致。开设一条领先的半导体生产线需要大量的资金(今天以数百亿美元计)，而为领先的制造工艺(5nm)设计一个相对复杂的IC很容易就会花费5亿美元。然而，一旦制造工厂开始运作，集成电路开始生产，制造下一个硅片的边际成本相对于这些固定成本就很小。

半导体行业比石油行业有一个巨大的优势;与石油不同，石油的最终供应(已探明储量)是有限的，而相对便宜的硅(大多数半导体晶圆的基础材料)的供应几乎是无穷无尽的，这意味着有充分的理由持续压低价格，以刺激更多的需求，生产更多的数量。

这一现象在数据中得到了证实。1947年，贝尔实验室在其实验室中只生产了一个晶体管，之后又过了好几年才为有限的应用生产了少数晶体管。到2022年，也就是75年后，半导体行业将为地球上的每个男人、女人和孩子生产了数千亿甚至数万亿的晶体管，并以集成电路的形式出售，价格仅为一分钱的几分之一。

这一惊人的增长趋势背后可能有很多故事，但我最喜欢的一个故事是乔治·吉尔德在他的书《微观世界》中讲述的。

正如乔治讲述的故事一样，Fairchild Semiconductor以相对较小的数量向军事客户出售一种晶体管(零件号为1211)，每只价格为150美元。以大约100美元的成本，Fairchild获得了可观的利润。然而，考虑到严格的军事规格，它留下了不符合客户要求的报废部件。

为了给这些晶体管找到一个新家，刚被提升为消费者营销部门主管的Jerry Sanders的任务是找到一个愿意为这些次品支付5美元的买家。他找到了一些有意愿的买家，但在1963年，当联邦通信委员会(FCC)要求所有新电视都包含UHF接收功能时，一个巨大的新市场机会出现了。

问题是，即使是5美元的价格，消费者版本的1211也无法与RCA的创新金属外壳真空管Nuvistor竞争，后者的售价仅为1.05美元。Sanders想尽了一切办法绕过3.95美元的差价——消费者用1211可以直接焊接到PCB上，而不用使用Nuvistor的插座，而且晶体管显然更可靠。然而，他根本无法完成这笔交易。

鉴于1963年电视机的市场潜力约为每年1000万台，Sanders前往位于山景城的Fairchild总部，在Robert Noyce博士位于洛斯阿尔托斯山的家中与他会面。一开始，他还在犹豫是否要以1.05美元的价格来达成交易，但在Sanders描述了这个机会后，Noyce就坦然接受了这个要求，并在短暂考虑后批准了它。

Sanders回到Zenith，以1.05美元的价格预订了第一个消费者1211订单。为了降低成本，Fairchild在香港开设了第一家海外工厂，旨在处理预期的产量，并与此同时为订单开发了第一个塑料包装。在此之前，所有1211都像当时的大多数晶体管一样封装在一个密封的金属罐中。

一旦Fairchild投入生产，它就能将价格降至0.50美元，在两年内(1965年)，它占据了超高频调谐器90%的市场份额，新型塑料1211创造了公司总利润的10%。1965年恰好也是摩尔博士写下那篇后来被认为是“摩尔定律”的文章的一年。

从1211晶体管中得到的关于如何有效利用低边际成本来驱动产量的教训与摩尔博士的论文是相通的。然而，如果再加上摩尔定律的预言(该定律正确预测了集成电路上每个晶体管的成本将随着制造技术的进步而迅速下降)，半导体商业模式的模型就得以铸成，资本也就自由地流入了该行业。

摩尔定律在处理器上的应用：

1968年，也就是“摩尔定律”发表三年后，摩尔博士和因1959年发明平面集成电路(IC)而备受赞誉的Noyce博士离开了Fairchild，创办了英特尔。Andy Grove博士很快也加入了他们的行列，他拥有化学工程背景，在英特尔负责制造业务。继Noyce博士和Moore博士之后，Grove博士于1987年被任命为英特尔的第三任首席执行官。

英特尔最初为大型计算机生产静态随机存取存储器(SRAM)设备(半导体存储器是摩尔定律预测的一部分)，但很快为手表和计算器开发了集成电路，并从这一领域转向了通用处理器。为了优化连续性，在本节中我将主要关注英特尔处理器的发展。

英特尔的第一个处理器是4位4004，于1971年发布。它使用10000纳米制造技术，在12mm2的芯片上有2250个晶体管(每mm2 187.5个晶体管)。一年后，英特尔推出了首款8位处理器8008。它使用了与4004相同的工艺技术，但位置和路线更好，在14mm2的芯片上有3500个晶体管(每mm2 250个晶体管)。

英特尔在1978年发布了它的第一个16位处理器8086，它向世界介绍了直到今天仍然主导着个人计算和数据中心应用的x86架构。

英特尔发布了8088，它与8086几乎相同，但使用了一个外部8位数据总线，这使得在第一台IBM个人电脑中使用8088的成本效益大大提高。8086和8088都采用了3000nm工艺，在33mm2模具上有29,000个晶体管(每mm2有879个晶体管)。不为人知的是，8086和8088在PC市场之外发展了十分庞大的设计基础，以至于英特尔直到1998年才开始生产这两款IC。

英特尔在1985年发布了32位的80386，它使用了1500纳米工艺，拥有275,000个晶体管和104mm2的芯片尺寸(每mm2 2644个晶体管)，它远远超过了之前的所有产品。这是我记得自己第一次读到华尔街关于摩尔定律已死的预言。几年后，我才意识到华尔街对半导体行业的看法几乎总是错误的，但那是另一个故事了……

随着时间的推移，摩尔定律的节奏仍在继续。为了更容易地跟踪摩尔定律的进展，下表显示了从1989年到2015年在1000nm到14nm的不同工艺上制造的PC处理器。

这张表和上面的数据显示，英特尔从第一个处理器(4004)到其酷睿i7 Broadwell的44年间，晶体管密度(每平方毫米晶体管)增加了惊人的76,190倍。

当我们考虑服务器集成电路（而不是上表中的PC处理器）时，我们可以看到明显更高的晶体管数量以及大幅增加的芯片尺寸。

英特尔在2010年发布了其首款采用65nm工艺的20亿晶体管处理器64位四核Itanium Tukwilla。由于采用了大型缓存存储器，芯片尺寸为699mm2(每mm2 286万个晶体管)。

2012年，英特尔凭借特殊用途的Xeon Phi晶体管打破了50亿个晶体管的壁垒。它使用了22纳米工艺在720mm2的巨大芯片上制造（每平方毫米690万个晶体管）。这是我能找到的英特尔处理器的最大芯片尺寸。

Xeon Phi是我发现的三个使用大于700mm2尺寸的单片处理器之一。另外两个是2017年在20nm工艺上制作的富士通SPARC VII，它使用了巨大的795mm2芯片(每mm2毫米690万个晶体管)，以及在14nm工艺上制作的AMD Epyc，使用了略小的768mm2芯片，但由于制作工艺更小，它的晶体管密度高得多(每mm2毫米2500万个晶体管)。ORCL的SPARC M7可能比富士通SPARC VII更大，但我找不到Oracle处理器的芯片尺寸数据。

长期以来，英特尔在陈述其制造工艺节点时都比较保守，这解释了为什么它的晶体管密度在22nm时与富士通的20nm SPARC处理器几乎相同。

虽然微处理器芯片接近邮票大小的日子已经一去不复返，但制造技术的进步继续使晶体管密度越来越高。目前我能量化的最高密度的处理器是苹果的M1-Max，它的432mm2芯片上有570亿个晶体管(每mm2芯片上有1.319亿个晶体管)，它采用了台积电的5nm技术制造。

苹果M1-Max的晶体管密度是英特尔第一代4004处理器的70多万倍，从技术角度来看，这告诉我们摩尔定律关于晶体管密度翻倍的预测仍然有效，尽管速度比以前慢了。然而，虽然晶体管的密度将继续增加，在最近的制造技术的进步中发生了两件事。

首先，我的联系人告诉我，50多年来摩尔定律的经济驱动力——每晶体管成本越来越低的曲线在10nm制造节点之后开始趋于平缓。这意味着用更便宜的晶体管来抵消快速增长的固定成本来设计和生产新IC的日子即使没有消失，至少也已经屈指可数了。这意味着，如果摩尔定律的主要经济驱动力没有死，那也是在维持生命。

其次，数据告诉我们，处理器制造商已经放弃了2012年至2017年推出的大规模芯片尺寸，甚至连AMD和英特尔等领先的处理器制造商都采用了Chiplet战略。在英特尔Ponte Vecchio的案例中，该设计包括47个使用各种制造技术的Chiplet。

国王已死，国王万岁！

对于特定的制造工艺，缺陷密度(D0)被定义为每个硅片的缺陷数量除以硅片的面积，这些缺陷大到足以被归类为目标制造工艺的“致命”缺陷。问题是，随着制造工艺(制造节点)尺寸的缩小，被确定为“致命”缺陷的尺寸也会缩小。

一般来说，致命缺陷被定义为制造节点大小的20%的缺陷。例如，小于9nm的缺陷对于45nm制造节点可能是可以接受的，但是大于2.8nm的缺陷对于14nm制造节点将被定义为“致命”缺陷。对于5nm的制造节点，一个只有1nm的缺陷可能是致命的。

这是当使用先进的制造工艺技术时，生产大型单片集成电路(以芯片面积衡量)变得越来越困难的主要原因之一。我们可以从上面的数据中看到这一点的证据，数据显示处理器的芯片尺寸在2012年至2017年的六年间达到顶峰，当时的技术水平从22纳米发展到了14纳米。

内存设备、FPGA、GPU和一些专门的机器学习(ML) IC也面临着同样的产量挑战。然而，在这些集成电路中，你会发现数十亿个完全相同的单元(功能块)，它们实际上彼此完全相同。为了优化产量，这些仍然使用巨大芯片尺寸的集成电路通常设计有冗余单元，这些单元可以被屏蔽或被编程，以取代无法产量的单元。目前还不清楚这种趋势是否会继续下去。

关于缺陷密度何时成为不可克服的问题有各种各样的意见。然而，从我所读到的内容来看似乎是22纳米到14纳米的范围，而低于14纳米的数据表明它变得很重要，再往后看，这个问题只会变得更糟。

鉴于大芯片尺寸的IC比小芯片尺寸的IC更有可能在其边界内出现缺陷；芯片尺寸和产量之间呈负相关关系，随着制造技术向越来越小的节点发展，这一趋势将变得更加令人烦恼。

在2020年第二季度，当台积电为其新的5nm制造节点运行测试晶圆时，该问题被突显了出来。在这些测试之后，台积电表示其18mm2芯片的平均成品率约为80%，但100mm2芯片的成品率急剧下降到只有32%。正如摩尔定律统治时期的情况一样，台积电自这些早期测试以来已经改善了其良率，但尽管如此，我确信5纳米的良率仍然不如更大的制造节点的良率，未来的趋势很明显，大型单片芯片的时代已经过去。

在台积电发布其5nm工艺早期数据的几年前，AMD的CEO Lisa Su博士在2017年IEEE国际电子器件会议(IDEM)上用一个非常简单的图表展示了缺陷密度问题。该图显示了随着AMD从45nm向更小的制造节点发展，250mm2芯片尺寸的每生产mm2成本的增加。保守的结论是，增加芯片尺寸会带来经济问题，一旦低于14/16nm，生产成本就会急剧增加。

缺陷密度不是一个新问题，它实际上从第一天就存在了。然而，吸取的经验教训总是推动它超越当前的制造节点，而解决当前节点良率问题的能力是推动摩尔定律超过50年的动力。虽然您可以放心，在领先的制造节点上有持续的努力来减少缺陷密度的影响，但有五个原因表明，芯片趋势不仅会在这里停留，而且它还准备迅速扩展，并带来新的市场机会。

(1)为了降低组装成本和优化性能，在Chiplet上进行了大量的投资。虽然当您将设计从单芯片单片硅片转移时存在固有的成本和性能损失，但由于充分利用了Chiplet技术，性能损失将被最小化，成本损失将被抵消。

(2)通用芯片互连快速联盟(UCIe)制定了芯片到芯片的互连标准，以建立一个开放的Chiplet生态系统。联盟的特许成员包括：ASE、AMD、Arm、谷歌云、英特尔、Meta、微软、高通、三星和台积电。UCIe类似于标准化计算接口的PCIe规范。然而，UCIe提供的带宽是PCIe的100倍，延迟比PCIe低10倍，能效高PCIe10倍。有了这个标准，我相信我们会看到大量新的Chiplet涌入市场。

(3)随着2017年通用异构集成和知识产权重用战略（CHIPS）计划的发布，美国国防高级研究计划局(DARPA)走在了Chiplet的前面。CHIPS的目标是为商业和军事应用开发一个大型第三方Chiplet目录，DARPA预测这将使新设计的成本和周转时间减少70%。DARPA CHIPS项目不仅利用集成异构制造节点的优势，还在Chiplet设计中集成了异质材料。

(4)摩尔定律的神奇之处就在于，随着制造技术的进步，每个晶体管的制造成本的下降将远远超过固定成本的增加。我找不到数据来量化这一点，但我可以找到广泛的共识，即下降的制造成本曲线在10nm左右趋于平缓，并朝着一个不利的方向发展。由于先进的制造成本不断增加，Chiplet战略使IC架构师能够只针对Chiplet设计中绝对需要最高性能的部分，瞄准领先(昂贵)制造节点，并将Chiplet的其他部分设计为针对低功耗和/或低成本进行优化的制造工艺。

(5)Chiplet设计可以加快上市时间，降低固定成本，降低特定设计的总制造成本，并利用可随时间扩展和/或改变的架构。换句话说，Chiplet设计提供了独特的灵活性。随着我们看到新的符合UCI标准的Chiplet的推出，这一趋势将变得更加明显和加速。

正如你在下图中看到的那样，制造商不仅面临着与芯片尺寸直接相关的缺陷密度良率的挑战，而且与设计和移动一个新的复杂单片集成电路生产相关的固定成本也随着制造技术的进步而飙升。换句话说，数据表明我们已经达到了一个临界点，而Chiplet就是答案。它不仅可以解决产量和更高成本的挑战，而且还可以使半导体行业打开新的市场机会。

虽然我在本文中的重点是处理器集成电路，但不断增加的固定成本以及产量和芯片尺寸之间的负相关也在影响芯片上的系统(SoC)设计。已经有证据表明，联发科将与台积电合作，在其智能手机应用处理器(AP)上采用3nm Chiplet设计。我敢打赌，高通正在酝酿一种尚未公开的Chiplet设计。

随着UCIe标准化和DARPA CHIPS计划的实施，瞄准智能手机应用处理器以外的大量市场的SoC制造商将采用Chiplet设计来降低成本、缩短开发周期并提高灵活性。这将为芯片制造商和各种各样的知识产权公司开辟新的机会。

我相信我们也会看到知识产权公司通过利用新的UCIe规范来扩展他们的传统市场方法，将他们的知识产权“强化”为KGD，并有效地将他们的知识产权作为硬件Chiplet直接出售给半导体制造商和IC制造公司，以及开发自己专用芯片的OEM客户。

我认为Chiplet将为由于没有足够的容量或过于分散，无法在单片IC设计上投入数亿美元的新市场提供SoC。这包括各种物联网、AI和机器学习(ML)机会，其中FPGA技术可用于能够快速适应持续变化的算法，并提供扩大市场范围和SoC生命周期所需的设计灵活性的加速器。

通过提供可扩展的处理器解决方案和其他特定于客户的选项，Chiplet还可以为新的和现有的市场提供SoC解决方案。而这些变化和灵活性在单片集成电路设计中几乎是不可能实现的。

总结：如果没有不断下降的可变成本(每个晶体管更低的制造成本)的好处来抵消急剧上升的固定成本和缺陷密度增加的复杂性，摩尔定律就会像我们所知的那样结束。然而，正如过去一样，半导体生态系统正在适应，随着Chiplet技术的发展，我们很可能会看到一段时期的创新加速，随着我们的前进，新的市场机会也会出现。

Chiplet为创造力和技术在我们生活和工作中的持续扩展打开了新的大门。我们现在可以专注于异质Chiplet，利用新的开放标准来优化设计，以达到用例所要求的最终成本和性能。

当你将这些新的好处与UCIe和DARPA CHIPS项目的标准化结合起来时，就会有很大的潜力打开新的市场和新的用例。