2025年10月14日至15日，第九届国际先进光刻技术研讨会（IWAPS）在深圳成功举办。来自中国、美国、德国、日本等全球多个国家和地区的企业、科研机构及高校的七百余位技术专家与学者齐聚一堂，共襄盛会。作为半导体计算光刻领域的创新企业，全芯智造在本次大会上展示了其在制造EDA领域的核心技术及解决方案，为半导体制造环节的优化与创新注入新动力。
主题报告分享
会议期间，全芯智造工程师代表陈才博士做了题为《Enhancing Lithographic Resolution for Via and Metal Layers in Advanced Semiconductor Manufacturing: NTD-Based Multi-Patterning Strategies》的专题报告。该报告聚焦当前半导体光刻面临的关键挑战，围绕通孔层与金属层因光刻分辨率差异导致的Pitch不匹配及工艺复杂化等问题，提出了两种基于负显影技术（NTD）的多重曝光策略。在通孔层方面，采用NTD基光刻-光刻-蚀刻（LLE）方案，通过两次定向曝光结合第三掩膜精确定位通孔位置，简化了光源掩模优化(SMO)流程，实现了与金属层的Pitch匹配；金属层则采用主掩膜配合定制化切割掩膜，并结合光学邻近校正（OPC）技术优化图形形貌。上述策略在现有硬件条件下，有效提升了工艺窗口与对准精度，同时降低了掩膜成本，为半导体器件的持续微型化提供了可行的技术路径。
主题报告分享
全芯智造工程师代表戴川生博士做了题为《Resist 3D simulation for compact modeling considering z-diffusion》的专题报告。报告中提到，先进技术节点的半导体制造对精确的模拟算法提出了严格的要求，因此基于模型的光学邻近效应校正（OPC）技术变得越来越复杂。传统的基于单一平面二维轮廓拟合的OPC模型，无法捕捉光阻厚度塌陷、z向侧壁畸变等三维效应。虽然基于严格物理仿真的3D光阻模型已经存在多年，但其较慢的计算速度阻碍了全芯片的OPC和验证。戴博士提出了一种高效的OPC紧凑模型算法，实现了全芯片三维仿真。通过结合垂直扩散效应和光学参数优化，该模型可以预测任意高度的光阻轮廓。对比传统二维算法，其仿真误差从6.9 nm下降到0.8 nm，该方法弥合了先进制程全芯片应用中速度与关键三维信息获取之间的鸿沟。
成果展示
在会议海报展示环节，全芯智造呈现了两项创新研究成果。
Wenbin Fan与客户合作展示的海报，重点介绍了芯片厂在新产品开发前期，在客户版图信息与制程条件均未确定的情况下，如何进行早期产品开发流程。该流程首先利用关键图形处理技术结合产品design rule快速生成应对特定产品、特定图层的测试图形。随后通过对这些图形进行OPC修正以及验证分析出工艺热点，接下来借助TV eXpert工具对热点图形中的关键尺寸进行扩展变形，生成一系列不同尺寸的热点图形。再对这些热点图形进行OPC修正和仿真分析或者扫PWQ，可以找出解决热点图形的split组合。最终可将分析结果反馈给客户design、PIE或者litho team，从设计、工艺和制程方面提前找出解决方案，从而加快产品开发。
成果展示
另一篇由 Benjamin Shen 与团队成员合作的海报，则聚焦于半导体制程中的关键尺寸一致性控制问题。
海报指出，在半导体制程控制上, 维持全域稳定的CD(critical dimension)一致性是现代晶圆制造产业通往高阶制程的必修课。其变化(variation)可由一系列制程过程的变化造成在晶圆上的量测差异。这其中光罩的变化也会对结果造成一部分的影响。为降低这类不稳定性，他们利用HASH的编码方式，以实现两方面的优化：一是确保同样的图形在修正上会有一致的修正量；二是为了能够full chip一致，提出了突破tile区域性的限制的方法。该方法不仅能保持图形一致性, 还能够降低runtime提升产出。产生差异的主要原因在于，OPC修正过程中需要对目标点(target point)做simulation取得讯号, 其流程通常为：首先使用网状格点分布在图形区，再通过内插计算目标点上的讯号以节省计算时间。然而，内插结果与Target point对网状格点的相对关系相关, 异进而导致OPC修正结果有所不同。HASH编码可以有效地将周围环境做个独特的编号，使得系统能够根据不同编码采取相应的修正策略，从而有效提升一致性与运行效率。
END
全芯智造在IWAPS 2025的深度参与，充分展现了公司在计算光刻与制造EDA领域的技术积累与创新能力。未来，全芯智造将继续秉持技术创新理念，深化与产业伙伴的协作，致力于推动计算光刻技术与制造EDA平台的持续突破，为全球半导体产业迈向更高精度、更优效率贡献核心力量。