STA（Static Timing Analysis）静态时序分析，是集成电路设计中保证时序性能的关键。STA通过对芯片设计中时序路径的精确分析，确保每条路径上的信号传播没有违例，以满足芯片设计的性能要求。时序分析的准确性直接关系到芯片设计的成败，是芯片设计中的隐形瓶颈。
随着工艺制程从成熟逐渐走向先进，为精准地对晶体管进行建模，时序模型建模方式从传统的NLDM（Non-Linear Delay Model）非线性查找表模型逐渐过渡到CCS（Composite Current Source）复合电流源模型、ECSM（Effective Current Source Model）有效电流源模型等。模型的迭代升级对EDA工具提出了新的要求，既要在功能上支持新的建模方式，又要保证STA的数据精准度。
时序分析贯穿逻辑综合工具性能指标优化的全过程，时序计算结果决定了逻辑综合工具优化的方向。STA的精准度影响了优化方向的正确性、综合结果的收敛性、性能指标的可靠性、以及综合结果的可验证性等。通常，STA的精准度可通过与SPICE仿真、签核等工具的一致性进行验证。
自Chipsyn流程走通以来，启芯团队以提升PPA为导向自主研发Timing Engine，致力于解决STA从无到有，从有到优的问题，着力提升时序计算的精准度。为验证Chipsyn基于CCS模型的时序分析准确性，在不考虑寄生参数影响的情况下，通过随机选取百余开源设计案例的综合后网表，在约束相同的前提下，对比静态时序分析的黄金标准Prime Time以及主流综合工具Design Compiler的时序分析结果。部分对比结果如下图所示：
如下表所示，Chipsyn在时序精准度上与主流综合工具、签核工具高度一致，整体误差突破1%。时序计算精准度的突破将有力支撑Chipsyn更好地支持先进工艺设计，为用户节省更多Margin，提高芯片设计的收敛速度及性能质量。
启芯将积极参与国产EDA生态建设，坚持自主研发，以提供具有全球竞争力的综合工具为研发目标，为集成电路设计企业、EDA平台、科研院所、高校等提供国产EDA工具支持。
