5‰！Chipsyn时序精度再下一城- 大数跨境

启芯软件

2026-01-28

随着芯片工艺持续微缩，晶体管尺寸不断缩小，寄生参数的影响越来越大，已成为先进工艺下芯片设计成败的关键因素。在传统设计流程中，前端逻辑综合与后端布局布线相互割裂，由于综合阶段未引入物理信息，仅依赖粗略的线负载模型进行预估，导致前后端的时序分析结果往往存在巨大偏差，时序收敛只能依靠流程间的反复迭代，严重拉长了设计周期。物理综合的出现有效缓解了上述问题，通过在综合阶段主动融合芯片物理信息、充分考虑后端设计需求并引导综合优化流程，已成为先进工艺制程下不可或缺的设计范式。

区别于传统综合，物理综合流程需要额外引入一系列物理信息，以弥补逻辑与物理实现之间的差距。如包含工艺及器件信息的LEF文件、描述芯片版图布局的DEF文件，以及记录寄生参数的SPEF文件等，其中SPEF文件，全称Standard Parasitic Extraction Format，用于描述芯片在布局布线之后实际电路中互连线的寄生参数，通常通过后端Calibre/StarRC等工具抽取并用于STA（静态时序分析），是STA对时序进行精确分析的关键因素。

Chipsyn对标国际主流工具，致力于提供具有国际竞争力的综合流程。融合物理信息的时序精度是决定物理综合流程是否有效的关键支撑。团队通过将SPEF文件中的寄生参数引入Chipsyn综合流程，在时序精度方面取得重要突破——与国际主流工具的平均误差缩小至5‰以内，标志着Chipsyn在核心技术指标上又迈出了坚实的一步。

本次测试随机选取近百个设计案例，覆盖BenchMark、控制器IP、接口IP、加解密IP等多种类型。基于40nm CCS工艺库，通过DC+ICC2+StarRC生成综合后网表并抽取SPEF寄生参数，将综合后的网表和对应的SPEF文件分别通过DC和Chipsyn进行时序分析，部分对比结果如下所示：