功能介绍
支持IEEE verilog2001/2005、SystemVerilog2017标准的HDL语言，支持脚本及交互模式运行。
支持NLDM/CCS标准单元库的编译、优化、解析等功能。
覆盖主流SDC约束，提供与主流商业综合工具精度一致的时序报告。
支持IEEE-1735加解密标准的综合流程，提供加密工具，支持密钥修改。
支持门控时钟的综合流程，支持ICG器件、Latch_Based、Latch-Free等用户自定义样式，具有灵活设计选项和配置功能。
支持DRC优化流程，避免由约束违例引起的信号延迟和功耗过大问题。
支持用户自定义综合流程、优化目标及优化选项，包含时序优化、面积优化等流程。
支持提供综合前后多种报告，涵盖设计检查、时序检查、面积报告、质量报告、时序报告、门控报告等，便于用户进行设计的属性和约束检查，并分析综合结果进行设计调试。
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适应复杂电路结构与约束：Chipsyn能满足多样化设计需求，适应各类数字电路设计及其约束条件，能够处理包含多种复杂结构的设计任务，并确保设计优化的成效。 -
高并发智能优化算法：Chipsyn采用并发智能化的优化算法，在确保PPA优化效果的同时提高设计执行效率。 -
精准可靠的分析引擎：Chipsyn拥有精准可靠的分析引擎，静态时序分析结果与主流工具高度一致，确保满足设计的时序要求，质量可靠。 -
良好的可扩展性与协同效应：Chipsyn兼容主流芯片设计流程，具有良好的可扩展性，可以与上下游EDA工具进行协同工作，以确保设计流程的连贯性和一致性。 -
经过实际工程案例验证：Chipsyn已通过客户实际工程案例验证，在满足时序要求的前提下相对主流工具具有更小的面积和更低的功耗。 客户价值 -
简单易用：Chipsyn产品提供简捷直观的设计流程和用户友好的脚本配置，助力设计人员快速掌握，降低使用成本，提高工作效率。 -
灵活的综合流程：Chipsyn拥有一系列原创的优化算法，能够根据设计目标灵活调整综合流程，协助设计人员缩短设计周期，提高设计质量。 -
定制化的解决方案：基于DECO设计理念（DECO，一种芯片设计和EDA深度融合的设计模式），Chipsyn能够依据客户实际项目需求，快速提供定制化的解决方案，以更好地满足客户个性化的设计需求。 -
高效的技术支持：Chipsyn配备专业的技术支持团队，能够提供全方位的技术支持，确保客户在使用产品的过程中获得及时的帮助和支持。
Chipsyn支持部署在X86(CentOS, Redhat)及RISC-V(麒麟)操作系统；
目前可提供评测版本，如需请联系support@chipsware.com获取支持。
启芯软件成立于2021年12月，致力于国产自主知识产权EDA工具的研发及产业化，旨在推出自主可控的EDA前端逻辑综合工具平台，发展成为可信赖的国产EDA工具供应商。