人工智能（AI）正成为电子设计自动化（EDA）领域的革命性驱动力。当前，行业内不乏通过AI模型生成C或C++代码，再借助综合工具进行优化并转换为Verilog硬件描述语言。然而，随着DeepSeek等AI技术的突破，自然语言得以直接转换为Verilog，这为实现更高层次的逻辑综合（Advanced High-level Synthesis）开辟了更多的可能性。
近日，启芯逻辑综合工具Chipsyn成功接入DeepSeek，在流程中深度融合DeepSeek，实现了从自然语言到门级网表的无缝转换。
Chipsyn调用DeepSeek模型，利用其先进的深度学习算法和自然语言处理技术，通过自动执行解析、语法检查、设计读入等步骤，将用户以自然语言描述的电路功能转换为Verilog硬件描述语言（HDL）所定义的寄存器传输级（RTL）文件，并根据生成设计的特点进行动态调整和优化。这一流程显著简化了从功能设计到门级网表的复杂过程，使用户能够轻松参与电路设计，大幅降低设计门槛。
Chipsyn-DeepSeek协同设计
1.功能支持
Chipsyn内嵌deepseek功能命令，通过该命令可查看及配置DeepSeek模型的各项环境参数，如设置API Key、选择模型、设置模型访问的API地址、查看模型配置信息、查看模型列表以及指定单次问答模型等，命令参数如下所示：
deepseek -set_apikey -set_model -set_url -info -list_model -run_model
2.交互方式
Chipsyn支持AI模型环境和逻辑综合环境无缝切换，数据互通，具体交互方式如下：
（1）Chispyn逻辑综合环境下，执行命令 “deepseek XXX” 可向AI模型发送XXX请求，并输出响应内容。
（2）Chipsyn逻辑综合环境下，执行命令 “deepseek” 可切换到AI模型的交互环境。
（3）AI模型环境下，执行命令 “chipsyn XXX” 可向Chipsyn发送逻辑综合命令请求，并输出执行结果。
（4）AI模型环境下，执行命令 “chipsyn” 可切换到Chipsyn逻辑综合环境。
3. 部署方式
工具支持Linux（国产Kylin、Centos、Redhat）、Windows操作系统，AI模型配置支持本地部署及联网部署。
4. Demo
Demo提供了Chipsyn逻辑综合环境和DeepSeek AI模型环境的切换、配置及查看、命令的跨环境执行等，并以“请用verilog语言设计一个2位加法器”为例，演示了通过自然语言生成设计并由Chipsyn优化处理生成门级网表的过程，实现了自然语言到门级网表的无缝转换。
展望未来，大模型的发展使自然语言到门级网表的逻辑综合成为可能，加速孕育更高层次的综合流程，启芯将持续推进Chipsyn工具与DeepSeek等AI大模型的深度融合，在高层次综合、设计及约束定义、功能测试、智能算法等场景深入挖掘，借助AI在语言、推理等方面的卓越能力，提高综合工具的易用性、高效性，提供多样化设计模式和多平台支持，降低设计门槛，提高用户设计效率。
启芯软件成立于2021年12月，致力于国产自主知识产权EDA工具的研发及产业化，旨在推出自主可控的EDA前端逻辑综合工具平台，发展成为可信赖的国产EDA工具供应商。
