华为“韬定律”发布后引发行业广泛关注，台积电高层与英伟达 CEO 黄仁勋相继作出回应。
台积电：能源效率成芯片发展核心瓶颈
5 月 28 日，台积电全球业务资深副总经理张晓强在荷兰阿姆斯特丹的行业会议上谈及华为“韬定律”，认为该概念在业界已存在较长时间，主要依赖更紧密的元件整合，如 3D 堆叠技术。
张晓强指出，人工智能带动的用电需求激增，使能源效率而非运算能力成为未来芯片发展的主要限制因素。从智能手机到 AI 数据中心，客户普遍面临电力成本与供电可得性的双重压力，因此“在不增加耗电下提升效能”成为核心诉求。
这一转变标志着半导体产业进入重要转折点。过去单纯依靠增加晶体管数量提升性能的模式，已难以支撑当前高耗能的 AI 工作负载。
作为全球晶圆代工龙头，台积电为英伟达、AMD 及谷歌、微软等云巨头生产 AI 芯片。张晓强表示，提高晶体管密度仍是技术蓝图核心，但先进封装、芯片堆叠及光子技术等方案对提升效率愈发重要。他透露，从现行 2nm 制程到预计 2028 年推出的 A14 世代，芯片耗电量最多可降低 30%，运算效能提升 20% 以上。
值得注意的是，台积电今年 4 月宣布延后导入下一代极紫外光（EUV）技术。此举凸显相较于单纯追求微缩电路，提升能源效率对未来的 AI 芯片更为迫切。
黄仁勋：华为是突破，但非台积电威胁
同日晚间，英伟达 CEO 黄仁勋在中国台北宴请供应链伙伴，台积电董事长魏哲家、鸿海刘扬伟、广达林百里等科技业龙头均出席。席间，黄仁勋就华为半导体新技术发表看法。
黄仁勋直言：“这对华为来说是突破，但对台积电并不是威胁。”他补充道，台积电在芯片堆叠和 3D 封装领域已深耕近十年，技术非常先进。华为的技术虽能在不缩小制程的情况下将晶体管数量倍增，但中国台湾在此领域已积累深厚经验。
针对 CoWoS 先进封装产能紧张问题，黄仁勋坦言供应链面临挑战，但对台湾半导体生态系充满信心。对于云厂商自研 ASIC 的趋势，他认为这是市场常态，但强调英伟达的独特优势在于其平台、芯片与运算架构能覆盖从大型云端到自动驾驶的全场景。
“我们非常欢迎竞争，”黄仁勋表示，“英伟达只需要继续往前跑。”
深度解析：逻辑折叠与传统 3D 封装的本质差异
黄仁勋的评价看似公允，实则建立在对技术维度的认知偏差之上。他将华为的“逻辑折叠”等同于台积电耕耘多年的常规 3D 封装，忽略了两者在底层逻辑上的根本区别。
范式转移：从“赝 3D"到“真 3D"
华为“韬定律”框架下的逻辑折叠是一项核心底层技术。它通过三维立体折叠和垂直互连，将原本平铺在二维平面的电路重新排布，使关键路径走线长度缩短 50% 至 80%，大幅降低 RC 负载，从而从底层提升性能。
北京大学集成电路学院相关文章明确指出“真 3D"与“赝 3D"的范式划分：
- 赝 3D 技术：以整个功能模块为最小单位分配到某一片 die 上，同一模块内部的标准单元必须放在同一片 die 中，不存在跨 die 拆分的可能。
- 真 3D 技术：支持在单个模块内部自由划分，同一模块里的标准单元可分布到不同的 die 上，解锁的设计空间量级更大。
“赝 3D"流程（上图）vs“真 3D"流程（下图）：模块级划分 vs 模块内划分
设计空间的维度跃迁
在优化空间层面，赝 3D 技术仅在每片独立 die 上各自完成优化，复用传统 2D 芯片 EDA 工具，不允许跨 die 的逻辑变换；而真 3D 技术将多 die 构建的整体空间作为统一设计空间，所有设计阶段均可在完整的三维空间内搜索寻优，不限制跨 die 操作。
华为的逻辑折叠技术，将芯片物理实现的最小单位从"die"推进到了“标准单元在三维空间中的位置”，实现了真正的底层范式转移。
台积电的 CoWoS、SoIC 等先进封装技术固然实力强劲，但其工作对象是多颗独立制造完成的 die；而逻辑折叠的工作对象则是同一颗 die 内部的组合逻辑门。前者是将做好的积木搭得更紧凑，后者则是在设计积木形状时就规划好其稳定性，两者底层逻辑不在同一层面。
综上所述，“韬定律”的思想内核是一场从传统“几何思维”向全新“系统思维”的产业范式革命，这也是外界评价产生偏差的核心原因。
