技术洞见 | Chiplet重构下一代芯片- 大数跨境

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技术洞见 | Chiplet重构下一代芯片

牛芯半导体

2024-10-18

导读：本文转载自半导体芯科技，转载文章仅供学习和研究使用。

本文转载自半导体芯科技，转载文章仅供学习和研究使用。

Chiplet，深入探索

Chiplet作为由《麻省理工科技评论》（MIT Tech Review）评为的2024 年十大突破性技术之一，在半导体领域取得了重大进展。Chiplet是小型模块化的芯片，用于执行特定功能，例如CPU或GPU，可以混合搭配成完整的系统。这种类似乐高积木的方法使制造商能够灵活地以低成本组合系统，降低新型芯片设计的入门成本，提高效率和性能。实现优化Chiplet的一种方法是通过战略性地定制技术。例如，IO和总线Chiplet使用可靠的传统节点，而计算Chiplet则采用尖端技术来实现最佳性能。内存Chiplet则采用了新兴的内存技术，确保能够适应各种半导体需求。此外，基于Chiplet的设计加速了开发进程，因为过时的Chiplet可以轻松且更频繁地更新。最后，Chiplet通常更小、设计更简单，一般具有较高的成品率，它们通过预键合测试，可筛选出良好的裸片，并且可以依靠修复策略来解决有缺陷的互连问题。

分割大型单片片上系统

基于Chiplet的设计解决了过去几十年来推动半导体行业发展的摩尔定律放缓问题。为了确保集成电路上元件的数量每两年翻一番，芯片制造商探索了使晶体管更小、将更多元件塞入芯片的方法，从而实现了大规模单片片上系统 (SoC) 设计。手机则体现了单片设计的成功，它将数学功能、显示、无线通信、音频等全部集成到了一个100mm2的芯片中。然而，进一步扩展的成本非常高，性能优势却微乎其微。因此，我们的想法是将大型、复杂的SoC分成更小的Chiplet，将它们连接在一起，为特定应用构建一个系统。

汽车行业是应用Chiplet的完美潜在领域，它提供灵活的电子架构，以基本功能Chiplet为基础，并添加特定组件，包括用于自动驾驶、传感器融合和其他电子功能的Chiplet。与升级单片SoC 所需的漫长过程相比，模块化方法缩短了产品上市时间，可以在车辆生产线的整个生命周期内更换或更新Chiplet。此外，汽车销量（尤其是特定车型和类型）比手机等的销量要小。因此，为每款车型重新设计单片 SoC（部分）将导致高昂的设计成本。最后，Chiplet提供的灵活性还可以帮助汽车制造商利用已在其他汽车设计中得到验证的裸片来满足可靠性和安全性要求。

随着Chiplet市场的蓬勃发展，这些模块化设计预计将出现在更多的应用领域，如成像仪、显示器、存储器和量子计算等。

Chiplet可提供一种模块化系统，将来自不同供应商和技术节点的独立芯片组合在一起，而不是将所有功能设计到一个单片系统中。

（互）连接板块

Chiplet能否成功跟上摩尔定律，很大程度上取决于Chiplet在一个封装内能够被放置得有多近，确保它们之间有着快速、高带宽的电连接——就像单片 SoC中的功能一样。

3D系统集成领域正在出现两个主要的行业方向：通过公共基板（也称为中介层）将芯片并排连接的2.5D芯片集成以及Chiplet彼此堆叠的3D-SoC。

2.5D中介层技术

在2.5D集成中，Chiplet通过硅、有机聚合物、玻璃或层压板等公共基板连接。Imec目前专注于硅和有机基板。虽然硅中介层是一种成熟的高性能应用技术，具有最精细的间距和良好的热电性能，但其成本和复杂性也较高。因此，人们开始研究和优化有机基板作为其替代品。

早期的Chiplet集成专注于使用硅中介基板进行裸片之间的互连。它涉及将两个独立的Chiplet非常紧密地（间隔<50µm）放置在公共中介层上，这种中介层是一种具有微米级布线的基板，用于建立连接。硅中介层利用传统的 BEOL Cu/氧化物镶嵌来实现高良率的微米和次微米级互连间距。

虽然这仍然是一种有效的方法，但替代技术正引起人们的兴趣，因为它们可能带来更具成本效益的解决方案。imec提供的一种选择是硅“桥”，这是一种小型硅中介层，只将边缘的Chiplet连接在一起。

另一种替代方案是超精细再分布层 (RDL) 互连技术，用有机聚合物代替硅，嵌入一层用于连接Chiplet的铜线。Imec目前正在优化这项技术，致力于达到与硅同类产品的互连密度并提高与硅的兼容性。就间距而言，中介层仍然以次微米间距占据第一；imec的目标是RDL间距达到2µm，甚至更远的将来达到次微米间距。

可以使用硅中介层集成Chiplet。Imec还在研究硅桥或有机RDL等替代方案。

除了探索硅中介层技术的替代方案外，imec还在研究如何通过添加额外功能使中介层成为更有价值的组件。例如，中介层可以具有额外的去耦电容器，以保护Chiplet免受噪声和电源异常的影响。

3D 片上系统：混合键合可实现次微米间距

某些应用领域（例如高性能计算）可能需要高性能、更小尺寸或更高水平的系统集成，因此更倾向于采用完整的3D方法。Chiplet无需建立横向连接，而是可以堆叠在一起，形成3D-SoC。这种方法不会添加额外的堆叠，而是共同设计Chiplet，让它们像同一个芯片一样运行。晶圆对晶圆混合键合是实现微米级互连密度3D-SoC集成的关键技术，它涉及将两个具有低温膨胀系数的硅（小）芯片连接在一起。此工艺中的关键部件是电介质，它可以光滑和激活堆叠层的表面，实现有效粘合，并对堆叠中的不同Chiplet进行电绝缘。Imec 的专有方法采用SiCN作为键合电介质，将互连间距缩小至700nm。其路线图甚至预测间距为400nm和200nm。

晶圆对晶圆混合键合是实现3D-SoC在微米级互连密度集成的关键技术。Imec的专有方法使用 SiCN作为键合电介质，可将互连间距缩小至400nm。

微凸块与混合键合

对于2.5D技术，使用小焊料凸块将Chiplet放置在中介层的顶部，以建立电气和机械连接。微凸块之间的间距越小，连接速度越快，稳定性也越高。行业中微凸块的间距通常为50µm至30µm。Imec正在研究如何将间距减小到10µm甚至5µm。

与2.5D中使用的微凸块相比，3D堆栈中的混合键合产生的间距明显更小。那么，是否有可能在其他地方使用混合键合？事实上，在裸片到晶圆的方法（基于硅）中，Chiplet可以键合到硅中介层上，间距达到几微米。目前最佳的裸片到晶圆放置精度接近250nm，并非200nm，而尖端的晶圆到晶圆键合可以降低到100nm的覆盖精度。预计键合设备和相关工艺的改进将进一步降低50%。不过，混合键合涉及额外的处理步骤，例如表面活化和对准，这可能会影响制造成本。

晶圆对晶圆键合、裸片对晶圆键合和微凸块将在成本、间距、兼容性和互操作性之间权衡共存。在2.5D中，Chiplet通常来自不同的供应商，并且已经经过一系列的测试和操作。微凸块将成为首选，因为它们提供了一种无需表面处理的标准化方法。此外，对于有机RDL，微凸块仍然是首选，因为有机聚合物在加热时会膨胀得更多，并且无法充分平面化。

思考

随着规模技术变得越来越复杂，设计和处理成本也越来越高，对于小规模应用（想想汽车行业中大量的型号和类型）来说，在最先进的技术节点上开发专用 SoC 变得更具挑战性。将功能和技术节点分成不同的Chiplet被证明更具成本效益，并且比尖端工艺技术中的巨型芯片具有空间和性能优势。

虽然模块化方法可以解决多芯片封装的复杂性和成本问题，但这种模式转变也带来了特定的技术挑战。尺寸只是其中一个挑战。Chiplet研究的很大一部分致力于使互连变得更小和/或探索将各个部分组合在一起的不同概念。当将Chiplet堆叠在一起时，散热问题和电力传输（通过背面电力传输网络等新架构解决）变得至关重要。最后，需要进一步的标准化工作，以确保不同Chiplet之间的兼容性和通信。

imec的3D互连路线图总结了互连Chiplet的不同方法以及预计的互连密度和间距。

Chiplet将继续存在

Chiplet（小芯片）是具有特定功能的模块化芯片，单独制造然后互连形成更大的系统。它们已成为解决集成电路扩展挑战的一种有前景的方法，并且与传统的单片片上系统 (SoC) 设计相比，具有多功能性、可扩展性和性能方面的优势。Chiplet技术相对较新。只有少数几家大型半导体公司（如 AMD 和英特尔）在市场上推出了相关产品，而代工厂台积电目前正在研究在基板上开发和组合小芯片的标准化流程。尽管如此，一份新报告称，全球Chiplet市场预计将以每年超过42%的速度增长。

Chiplet的电气测试可确保这些异构架构的可靠性、功能性和互操作性。

可靠性和质量标准

Chiplet的质量是指其在制造时的状态。Chiplet（就像单片 SoC）在制造过程中遵循每个应用领域的特定质量标准，涵盖性能和功能等方面。尽管经过了严格的测试，但仍有部分缺陷未被发现并“逃逸”到最终的芯片中，即所谓的“测试逃逸”。手机等消费电子产品通常可容忍的缺陷数量为 100dppm（百万分之一的缺陷）。这意味着每一百万个Chiplet中，只能容忍 100 个有故障的Chiplet。相反，汽车是最严格的应用领域，客户要求“0dppm”（实际上相当于个位数的dppm）。这是因为汽车中的电子设备通常对于安全至关重要：如果由于测试逃逸而导致安全气囊无故打开，则很有可能导致驾驶员发生事故。而且，即使汽车收音机出现看似微不足道的问题，如果收音机无法播放，最终客户也不会接受新车。其他要求严格的应用领域包括航空电子和医疗等。

生产后对Chiplet进行测试，以识别其使用寿命期间的潜在故障机制，包括加热、冷却或热冲击振动等测试，以确保可靠性。

测试设计标准

由于基于小芯片的集成电路是由分立元件组装而成的，因此它们通常比作为集成系统制造的单片SoC具有更多的潜在测试时刻。例如，在键合前，检查单个芯片以确保其符合规格且无缺陷。之后，测试互连的完整性和可靠性。最后，组装芯片后，对整个设计进行评估。

基于2.5D和3D芯片的设计的电气测试的主要挑战之一是利用测试刺激到达设计的每个Chiplet并读出响应。为了确保不同来源的芯片具有测试访问兼容性，imec启动了IEEE Std 1838TM的3D-DfT测试访问标准化。

例如，为了测试四个Chiplet（一个=底部，四个=顶部）中的第三个Chiplet，第一和第二个Chiplet需要“针对测试设计”（DfT）结构来确保测试刺激和测试响应通过这些裸片的传输。由于Chiplet可能来自不同的供应商，因此必须对这些DfT结构进行标准化以确保通信。

具有3个Chiplet的3D堆栈的横截面。IEEE Std 1838在各种芯片组中引入了测试设计元素，以形成“升降机”，使测试刺激及其响应能够到达堆栈中的每个Chiplet。

改进互连测试

到目前为止，各家公司都习惯于使用自己专用的设计流程和工具从头到尾地开发芯片。然而，在基于芯片的方法中，来自不同供应商的芯片必须使用相同的语言才能有效连接。换句话说，标准化是必要的。通用芯片互连标准 (UCIe) 是一个专注于裸片或小芯片之间互连的标准，跨越了竞争公司的界限。

当前的互连测试方法针对硬开路和短路缺陷，k个互连的测试模式数量为2× ⌈log2(k)⌉。最近，imec提出了一种改进的互连测试生成方法 (E2I-TEST)，该方法更有效，因为它还涵盖了弱缺陷变体（高阻短路和低阻开路缺陷）。它通过仅考虑相邻互连之间的短路来提高测试效率。作为额外好处，它只需要 8 × ⌈log2(4)⌉ = 16 个测试模式，从而将测试模式数量与对互连数量k的依赖性分离开来，而互连数量k目前已经很大，并且预计只会增长。

Imec的新E2I-TEST还涵盖了微凸块缺陷的电阻变体。这些SEM照片显示了所有可能的开路和短路缺陷的示例。

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