技术洞见 | PCIe 5.0时代下的挑战——浅谈PCIe信号完整性仿真- 大数跨境

牛芯半导体

2025-06-12

导读：本文转载自高速射频百花潭，转载文章仅供学习和研究使用。

本文转载自高速射频百花潭，转载文章仅供学习和研究使用。

PCIe总线自推出后已经获得了广泛的应用，随着协议的推陈出新，其速率也在不断地提高，PCIe接口的SSD目前已经成为市场的主流。早期SSD产品使用PCIe 3.0接口，最近市面上的SSD产品已经大量使用PCIe 4.0接口，而未来SSD产品将逐步过渡到PCIe 5.0接口，在PCIe 5.0时代下随着信号速率的不断增加，信号完整性设计也面临越来越大的挑战。

信号链路

当数据速率从PCIe 3.0 8GT/s，到PCIe 4.0 16GT/s，再加倍到PCIe 5.0 32GT/s，奈奎斯特频率也会从4GHz、8GHz加倍到16 GHz，从而导致走线的趋肤效应、耦合效应、表面粗糙度效应等越来越明显，使得互联链路的损耗、串扰问题愈加严重，除此之外PCB材料的选择会对插入损耗产生极大的影响。表1通过仿真模拟了在16 GT/s（8 GHz 奈奎斯特）和 32 GT/s（16 GHz 奈奎斯特）数据速率下PCB上1inch走线长度插入损耗的情况。

表1 奈奎斯特频点处不同PCB材料的S12

在协议规范中，规定了链路总的损耗，包括CPU和AIC芯片封装在内端到端的总链路的损耗，对PCIe 4.0和PCIe 5.0的总损耗要求如表2所示。协议中限制了AIC在PCIe 4.0/5.0在奈奎斯特频点的总损耗分布是-8dB和-9.5dB，综合表1可见在 PCIe 5.0系统中需要使用比FR4更好的板材来降低信号走线的损耗，因为电路板走线的损耗只是总信道损耗的一小部分，并且还包括封装PKG、Via、Connector等损耗。

表2 PCIe 4.0和PCIe 5.0链路损耗总体规划和分配

除了PCB材料外，整个链路的组成情况也会严重影响总插入损耗和信道的阻抗匹配，因为信号在经过不同结构的路径的时候都会引起信号反射。因此对PCIe 4.0/5.0的仿真设计需要从整体到局部（以端到端整个通道的损耗为基准，规划组件的损耗限值），再从局部到整体（对无源通道各个组件进行优化，实现端到端有源信号眼图的margin满足要求）的方法进行，这样才能保证设计达到最优的效果。在设计过程中可以通过以下的经验法则，用于确定链路中哪些特征足以影响信号完整性：

Relevant Feature Size(RFS) ≈ 0.6 * UI 单位：mils【1】

Max stub length(MSL) ≈ 0.3 / Datrate 单位：mils【2】

通过以上公式可以算出PCIe 4.0的RFS为37mil，MSL为18mil；PCIe 5.0的RFS为18mil，MSL为9mil。可以看出这包括了信号链路上几乎所有的结构：BGA pads、connector pads、Via、backdrill等等。所以需要仿真优化链路中每个特征的阻抗，这样才能够避免比较严重的信号反射以及损耗问题。

差分Via优化

从高速信号理论来讲，过孔阻抗不等于传输线特性阻抗时就会产生反射波,从而降低上升沿速率增大振铃效应，影响到信号完整性。PCB设计过程中可以通过建立过孔的三维模型或者裁剪PCB上的过孔模型进行参数的优化，最终确定最佳的孔径、焊盘、反焊盘、回流地孔位置等参数，在必要的时候需要考虑是否通过增加背钻工艺减小stub对信号的影响。

图1 Diff_via 3D model

差分线Skew的优化

在PCIe布线过程中差分线会出现一些拐角。PCIe 3.0设计中一般采用45°拐角来进行布线，但是在PCIe 4.0、PCIe 5.0的差分线设计中尽量使用curved布线方式。因为在速率达到一定程度时，45°拐角走线会有比curved类型走线更大的阻抗突变。

在理想情况下共模信号是不变的，而且共模信号通常不携带任何信息，因此也不会影响到信号完整性和系统性能。但是当差分线的信号相位出现skew将会产生共模干扰，共模干扰比差分干扰的危害大得多，所以抑制差模转共模是有必要的。因此在进行PCIe 5.0的设计时需要进行动态等长绕线，减小共模干扰。

玻纤效应的仿真

一般PCB的PP层是以glass weave（玻璃纤维）编织，然后再以环氧树脂包裹形成。从宏观角度，一般会用固定的介电系数表示，但对于PCIe 5.0这样的高速差分信号来说，如果走线顺着玻璃纤维编织方向0°或者90°，差分信号的正负信号会由于介质结构的不同导致特性阻抗变化，从而造成信号时延不匹配、眼图质量变差。通过仿真选择比较合适的玻纤布、走线宽度、走线距离，来避免玻纤效应带来的影响，并且在设计阶段可以让差分走线与玻纤编织方向有一定夹角，一般会使用类似Zig-Zag布线方式进行避免。除此之外在生产的时候可以选择将玻纤布的方向旋转10°~15°来减轻玻纤效应对信号的影响。

图2 常见的玻纤布型号

下图展示了三种结构下的差分信号线，模型1和模型2的玻纤布的pitch不同，模型三是将模型1的玻纤布旋转15°，使得差分线的正负信号线感受到的介质结构尽量一致。从仿真结果图6中可以看出：对于仿真模型1，当玻纤布的pitch比较大并且差分信号正负走线感受到玻纤布的介质结构不一样时，阻抗会有很大的跌落，并且两根信号线阻抗跌落程度不一致；对于仿真模型2，当玻纤布的pitch很小的时候，差分信号正负走线的特性阻抗基本一致，并且阻抗跌落也较小；对于仿真模型3，玻纤布的pitch比较大，但是将玻纤布旋转15°，差分信号正负走线的特性阻抗变得基本一致，并且阻抗跌落也有所减缓。

图3 玻纤布仿真模型

图4 TDR仿真结果

PCIe端到端的仿真

为保证PCIe端到端的信号完整性，必须对链路的长度以及信号轨之间的设计进行全面的仿真，并且满足相应速率下的插入损耗和串扰规范要求。在PCIe 3.0/4.0阶段全链路的仿真一般采用各个组件在各自求解域求解完成后，再进行S参数级联的仿真方法来进行全通道有源无源仿真。但是在PCIe 5.0的时候，速率越来越高设计裕量也越来越小，各个组件之间垂直互连的空间耦合也会越来越紧密，这将在一定程度上影响信号完整性，所以在仿真阶段需要考虑垂直互联的影响。垂直互连访问包括VIA、球栅阵列（BGA）球、连接器、隔直电容等。因此在进行PCIe 5.0全通道仿真的时候需要对PKG、PCB和connector进行物理结构的互联，再进行参数提取、瞬态求解。

图5 全通道3D仿真模型

PCIe的IBIS-AMI仿真

PCIe 5.0在TX端使用三阶FIR滤波器，通过对高频分量的增强和低频分量的减弱来减小信号在高速链路中对高频信号高损的影响。在RX端使用二阶CTLE和三阶DFE技术，以应对更高的信号速率，使闭合的眼图张开。CTLE可以减小高频通道损耗，DFE则可以减小ISI带来的信号的恶化。

进行PCIe全链路有源仿真的最佳方法是使用带有EQ功能的IBIS-AMI模型及PKG、PCB、Connector的无源通道参数进行眼图仿真。可以通过仿真找出链路在EQ组合下的最佳眼图，与协会标准进行对比，评判设计是否满足要求。

图6 PCIe 5.0全通道时域眼图仿真

随着PCIe技术的加速迭代，信道呈现出极高的损耗和波动性，这给信号完整性设计带来极大的挑战。在设计的时候需要遵循从整体到局部，再从局部到整体的方法进行设计优化，使得信号链路达到最理想的信号质量，最终保证产品在高速率情况下稳定可靠地工作。

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牛芯半导体，专注于高速互联技术的研发和持续创新，拥有完全自主可控的知识产权，提供全栈式接口IP授权和高速互联芯片的定制方案，赋能芯片国产化；已服务客户超百家，涵盖智能驾驶、人工智能、特种计算等领域，致力成为全球领先的高速互联半导体公司。

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