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技术洞见 | DDR内存系统地址时序与拓扑结构
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技术洞见 | DDR内存系统地址时序与拓扑结构

技术洞见 | DDR内存系统地址时序与拓扑结构 牛芯半导体
2025-05-16
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导读：本文转载自系统级SIPI设计与仿真，转载文章仅供学习和研究使用。

本文转载自系统级SIPI设计与仿真，转载文章仅供学习和研究使用。

在DDR（Double Data Rate，双倍数据速率）内存系统中，1N和2N timing（时序）是两种不同的地址时序方式，它们对内存系统的性能和稳定性有着不同的影响，下面将详细介绍这两种时序。


2N Timing


先来看一下2N timing的定义与特点：2N timing为CK、ADDR、CMD、CTRL信号的时序在每个命令增加一个额外的时钟周期。它最初以2T的形式被 DDR4规范采用，之后在DDR5规范中，2N取代了2T，并且二者在实际应用中可以互换使用。
优势
为DRAM的CK、ADDR、CMD、CTRL信号提供了更多的建立/保持时间，使DRAM有更可靠的操作环境。在DDR5和LPDDR4/5中，不存在VIH/L（AC/DC），而是在控制地址（CA）总线上采用基于掩码的方法，2N时序能更好地适应这种变化，保障数据传输的稳定性。
劣势
因为增加了额外的时钟周期，产生了额外的timing开销，降低了CA总线上的有效延迟和整体带宽（吞吐量），一定程度上影响了内存系统的性能。
为什么需要2N timing
之所以需要2N timing：DDR拓扑结构与信号问题：在DDR内存系统里，时钟（CK）、地址（ADDR）、命令（CMD）和控制（CTLR）信号多为一驱多负载，在DDR3/4/5的设计中多采用Fly-by拓扑结构布线。这种拓扑结构会在多分支传输线上产生传输线反射，导致信号失真，且这种失真在特定 DRAM位置会非常严重、产生的回沟、振铃等问题会使信号的时序margin大幅度降低。
对于DDR4，为满足动态随机存取存储器的建立时间和保持时间tIS/tIH，信号尖峰或下降必须恢复到有效的交流高电平输入电压VIH(ac)/交流低电平输入电压VIL(ac)逻辑电平。
对于DDR5和LPDDR4/5，没有VIH/L（AC/DC），而是在CA上采用基于掩码的方法。
对比总结
1N时序在信号传输上相对简洁直接，但由于Fly-by拓扑结构带来的反射问题，在高数据速率下可能面临信号失真的挑战，需要严格满足DRAM的建立和保持时间要求。
2N时序通过增加时钟周期，提高了DRAM操作的可靠性，但会牺牲一定的带宽和数据传输效率。在实际应用中，需要根据具体的系统需求和性能目标来选择合适的时序方式。例如，对于对数据传输速率要求极高的系统，可能会优先考虑1N时序；而对于对稳定性要求较高，对带宽要求不是极端苛刻的系统，2N时序可能是更好的选择。


内存系统的拓扑结构


搞清楚内存系统的拓扑结构是进行内存系统设计以及SIPI仿真分析的基础。DDR内存系统通过双列直插式内存模块（DIMM）实现或采用板载配置。大多数DDR系统将每个通道的最大UDIMM限制为2（2DpC）。RDIMM（Buffered DIMM）解决方案通常是在使用dual-rank DIMM时实现更高运行速度时所需要的，以减少传输线负载。
在空间受限的板载应用中，DRAM也被封装在多芯片模块（MCM）中，下图所示一个MCM中封装了9个DDR4颗粒。
再次解释一下channel、slot、rank的概念：
Channel：CPU提供的独立的内存接口，CPU可以对每个channl进行独立访问。
Slot：是内存条的插槽。我们通常所说的2SPC，即2 Slot Per Channel，表示每个channel最多可以插入两根内存条。2DPC，即2 DIMM Per Channel，表示每个channel已经各自插入了两个内存条。
Rank：是CPU访问内存的基本单元。Rank的位宽和CPU接口位宽相同；一个rank中DRAM的数量=CPU位宽/单个DRAM的位宽（x4/8/16）。一个DIMM条可以包含多个rank，同样一个DRAM颗粒也可以包含多个rank，通过CS_n来选择。对于单rank颗粒，一个rank是一组内存颗粒；对于多rank颗粒，一组颗粒的rank0/1/2..分别组成不同的rank。
了解了内存的基本拓扑结构，我们可以对不同信号的拓扑进行详细的分析。
CTRL和CK信号：由Control驱动，负载为每个rank上的所有颗粒。例如，对于一个64bit系统，x8的颗粒，CTRL和CK将有8个负载。
ADDR和CMD信号：每个channel的所有rank的所有颗粒都是共享的。例如，在一个x8颗粒组成的64bit双rank系统中，ADDR和CMD信号有16个负载。在这种多rank、多负载的DDR系统设计中，ADDR和CMD信号的设计难度是非常高的，布线拓扑不合理极易出现SI问题。此时就需要考虑使用2N timing。
DQ信号：每个channel的所有rank是共享的。对于一个dual rank系统，DQ信号的负载有两个，对于4 rank系统负载则有4个。在多rank系统中DQ信号的设计难度也很高，因为DQ信号的速率高。对于单rank颗粒组成的多rank系统，DQ信号质量受颗粒布局布线影响很大，SI对布线层以及布线拓扑要求非常高。也正因为如此，DDR4和DDR5出现多rank的内存颗粒，很少将单rank颗粒应用在多rank系统中。

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牛芯半导体，专注于高速互联技术的研发和持续创新，拥有完全自主可控的知识产权，提供全栈式接口IP授权和高速互联芯片的定制方案，赋能芯片国产化；已服务客户超百家，涵盖智能驾驶、人工智能、特种计算等领域，致力成为全球领先的高速互联半导体公司。
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