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技术洞见 | 高速数字接口PCIe 5.0测试：链路训练与测试

技术洞见 | 高速数字接口PCIe 5.0测试：链路训练与测试 牛芯半导体
2026-04-24
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导读：本文转载自高速射频百花潭，转载文章仅供学习和研究使用。

本文转载自高速射频百花潭，转载文章仅供学习和研究使用。


链路训练


链路训练要求收端与处于PCIe协议栈物理层的电气子层和逻辑子层的发端进行通信，自适应均衡方案通过链路训练状态和状态机（LTSSM）进行工作，如图4所示，LTSSM将系统配置为以可能的最大数据速率工作。
图 4：控制自适应均衡的 LTSSM。
从上电开始，LTSSM会经历以下阶段：
  • 检测：接收机检测收到的发端信号。上电开始，发端以2.5 GT/s的速度发送PCIe 1.0信号。
  • 轮询：接收机同步波形并确定位速率和极性。
  • 配置：确定通道宽度，即PCIe信道数。
  • L0：启用链路训练。
  • 恢复：发端按照根据预设的FFE tap或者根据上一工作状态优化的一组tap 工作。上电时，它在没有FFE的情况下工作，这等同于将所有tap设为1。PCIe 2.0有两组preset，PCIe 3.0有10组preset，PCIe 4.0和5.0都有 11组preset，依次标为P0、P1、...P10。
  • 环回：收端使用内置的系统测试功能，例如CRC，来检查训练序列同步信号的BER性能。
  • a. 如果BER性能是可以接受的，并且系统以低于PCIe 5.0的速率（即32 GT/s）运行，则收端向发端发送请求以提高数据速率，换言之，从PCIe n升级到PCIe n+1，然后，接收器返回到检测阶段。
  • b. 如果BER性能不可接受，但是链路训练时间未超过最大时限，则会发生以下一种或多种情形：
    i. 收端发送请求，请求发端发送不同的FFE tap：递增、递减、保持不变或加载另一个预设。
    ii. 收端修改自己的均衡方案，例如，调整CTLE增益和/或DFE tap，但请注意，PCIe仅指定接收器的BER性能，而不指定均衡技术。然后，系统返回到恢复阶段。
  • c. 如果链路训练时间超过了最大时限，并且接收器尚未找到一种均衡方案以使它能以最大允许BER或更高的BER工作，或者接收器失去同步，则系统将恢复为较低的数据速率。
在发端均衡测试时，BERT ED充当环回模式工作的参考接收器。它指示BERT PPG向DUT-发端发送对不同preset的请求。示波器捕获并分析发端的波形。
在接收测试时下，BERT PPG充当参考发射机。参考发射机通过ISI测试板将衰减幅度最大的信号发送到DUT-收端。在阶段1中，它发送基于协议的训练序列，将速率、极性和配置传达给DUT-接收器。到了阶段5，处于环回模式的DUT发送FFE tap请求；BERT PPG接收并解释这些消息，并相应地修改其FFE方案。


发端链路均衡测试


发端测试需要用到PCI-SIG提供的SigTest。
图5显示了CEM或BASE测试图。在CEM测试中，DUT既包括SerDes，也包括安装DUT的插卡。在BASE测试中，DUT只包含SerDes本身，并且安装在系统板上。这两个测试非常相似。
图5：标称PCIe 5.0信道。
初始发射器均衡测试
BERT PPG通过PCIe物理层逻辑子块协议将请求发送到DUT-发端（图6）。BERT PPG按照每个PCIe数据速率下的FFE预设依次向DUT-SerDes发送请求。DUT-发端修改其FFE方案并发射信号。DUT-发端输出信号被分成两路，以便其信号同时发送到示波器和BERT ED。BERT ED作为参考接收器确认预设变化，而BERT使用PPG辅助输出触发示波器捕获每个信号。示波器按照每个FFE预设和每个数据速率捕获波形，然后运行安装在示波器上的SigTest。SigTest会评判每个波形是否符合规范并给出结果。
图6：初始发射器均衡测试装置。
发端链路均衡响应测试
发端链路均衡响应测试测量DUT-发端响应FFE tap请求所花费的时间，并确定响应是否正确。
BERT充当环回模式下的参考SerDes。示波器确定请求的时间tReq和FFE tap变化的时间tChange。tChange-tReq必须小于或等于指定的最大值，BASE规定为500 ns，CEM规定为1 µs。
图7显示了测试设置。BERT PPG差分输出信号一分为二，分别将信号传输到DUT-收端和示波器。DUT-发端输出也分为两路，分别将信号发送到示波器和作为参考接收器的BERT ED。
图7：发射器链路均衡响应测试装置。
测试从BERT PPG向DUT-发射器发送预设请求开始，也就是从PHY层逻辑子块中的协商开始。DUT通过更改其FFE tap做出响应。
示波器还将接收并必须能够识别预设请求才能测量tReq；从这个意义上说，示波器必须具有某种协议功能。示波器也可以通过触发信号来确定tReq，但是由于触发电缆的时间延迟，这种方法增加了测量的不确定性。
图8是示波器屏幕截图，其中金色表示BERT PPG输出，蓝色表示DUT-发端信号。DUT-发射器FFE预设变化时间tChange十分明显。示波器通过标记接收包含请求的数据包的时间来确定tReq。
图8：示波器的屏幕截图，金色表示BERT PPG的输出，蓝色表示DUT-发端的输出。


接收机链路均衡测试


PCIe 5.0接收机仅在物理层级别进行一致性规范测试：通过在链路均衡测试中使用加压信号，同时评估链路训练和加压压接收机容限。
BERT PPG传输包括抖动和干扰的测试信号：随机抖动（RJ）、正弦抖动 (SJ)、正弦差模干扰（DMI）和共模干扰（CMI）。一个“可变ISI”测试板具有多个差分迹线长度，损耗以0.5 dB为步长介于34到37 dB之间，适用于不同程度的损耗和ISI。示波器用于校准测试信号。
接收机压力容限测试的概念是让DUT-收端能够适应符合规范的最差信号。DUT-SerDes必须能够使用此最大加压信号来训练链路。链路经过训练，并且发端FFE和接收器均衡方案得到优化后，DUT-收端就一定能以BER ≤10-12的条件工作。
图9显示了测试装置。BERT PPG将注入干扰噪声的信号发送到可变ISI板。可变ISI板的输出连接到CBB，CBB模拟系统板在最坏情况下的性能。测试信号通过CBB传播到CEM连接器，并沿着插卡向上到达DUT-接收端。注意，BERT PPG通过参考时钟对信号施加抖动。DUT-发端的输出发送到BERT ED，BERT ED既要测量BER，又充当参考接收器来训练链路。
图9：PCIe 5.0CEM插卡接收机链路均衡测试的设置。
压力眼校准
加压信号校准是一个迭代过程，涉及信号生成和示波器CTLE的优化。每个BERT PPG preset都必须进行加压信号校准，并且每组FFE tap必须符合规范。
校准的目的是配置一个最差ISI的信号，它具有最小的均衡后的EH12（BER = 1E-12时的眼高）和EW12（BER = 1E-12时的眼宽），如表3所示。既然信号是用于发到CEM连接器上，因此必须在校准过程中模拟最坏情况下的插卡损耗。
为了最大程度地增加对均衡方案的压力，应按特定顺序评估信号减损。为了达到期望的EH12和EW12，需要为信号增加所需水平的RJ以及允许范围内的损耗、SJ、DMI和CMI，具体可参见表3。
表3：为达到期望的EH12和EW12，可以添加到信号中的RJ、SJ和DMI范围
图10a所示为抖动和噪声校准装置。在这一步中，我们确定最坏情况下的RJ、SJ和DMI组合。
步骤1：为校准最坏情况下的抖动，将BERT PPG连接到示波器输入，并确认 PPG应用了表3中所需水平的rms RJ和最大允许SJ幅度。
步骤2：为校准DMI和CMI，将BERT PPG输出连接到可变ISI测试板的最高损耗（最长）通道，即“兼容37 dB”信道。将幅度为5至30 mV、频率2.1 GHz的正弦DMI和CMI通过测试板传输到示波器。由于该信道在2.1 GHz频率下约有6 dB的损耗，因此BERT PPG输出端的干扰幅度将与传递给CBB的信号的幅度不同。
图10：校准装置，(a)抖动和干扰校准，以及(b)初始预设/CTLE校准。
步骤3：下一步是应用最大ISI，并为每个参考发端preset优化示波器CTLE。如图10b所示，BERT PPG输出被发送到到可变ISI板上最坏情况下的37 dB 信道。可变ISI板的输出连接到CBB。
CBB的输出连接到可变ISI板的9 dB损耗信道，以模拟最坏情况下的插卡损耗。9 dB信道输出连接到示波器输入。或者，示波器可以嵌入插卡损耗。
测量EH12和EW12。如果任意一个值小于允许的最小值，请尝试可变ISI板上的另一条通道。不断尝试，直到确定能够得到高于指定最低值的最小EH12和 EW12组合的ISI通道。
步骤4：确定最佳的BERT PPG预设和相应的CTLE增益。对于每个preset，示波器应捕获至少五个重复波形。示波器应能够自动确定最佳的CTLE增益。当预设加上对应的最佳CTLE增益能够得到最大EH12和EW12，就称为最佳预设。
步骤5：得到最佳preset和CTLE增益组合后，如步骤3所述，增加可变ISI板上的信道损耗，直到找到EH12和EW12都超过各自指定最低值的最小组合。现在重新优化均衡方案。到目前为止，我们得到了具有最大损耗、最佳FFE预设和CTLE增益的信号。
步骤6：增加DMI、CMI和SJ，直到EH12和EW12尽可能接近最小值。很快就会完成目标压力眼的校准。
接收端链路均衡BER测试
一旦配置BERT PPG参考发射机，并以最坏情况下的压力和经过优化的FFE 进行了校准，收端链路均衡测试就相对容易了。测试装置如图9所示。
DUT-收端检测来自BERT PPG的发送信号，进入回送模式。
一旦进入回环模式，DUT-发端就会请求BERT PPG的FFE预设。DUT通过LTSSM工作，在尝试不同的BERT PPG FFE预设时，通过修改其接收器均衡方案来优化链路均衡。
BERT ED在整个过程中监视BER，BER测试本身需要大约一分钟的时间，足够PCIe 5.0系统传输2 x 10 12比特的数据。由于PCIe 5.0指定收端的性能而不指定均衡技术，因此最终预设可能与校准期间获得的预设不同。
如果BER <10-12，则DUT符合PCIe 5.0（图11）。
图11：PCIe 5.0接收器链路均衡BER测试结果。
调试收端链路均衡
识别LTSSM状态之间的过渡以及过渡时间的能力有助于识别DUT故障点。


发端PLL带宽测试


PCIe 5.0发端以100 MHz参考时钟（RefClck）工作，锁相环 (PLL) 用于计算参考时钟与数据速率的乘积，串行器使用数据速率时钟将较低速率的数据加载到符合PCIe的高速串行数据信号。
PLL带宽测试可测量DUT-发端的抖动传递函数；也就是进入发射信号的参考时钟抖动。PLL带宽测试可验证卡PLL带宽和峰值是否在允许的范围内，并且是否符合CEM插卡规格要求。
DUT-收端的-3 dB的滚降特性必须在指定的频率范围内，并且不会超过峰值。发端的PLL和收端的时钟数据恢复（CDR）电路之间存在互补关系。由于收端在其CDR带宽以下的频率具有较强的抗抖动性，而在CDR带宽以上的频率容易受到抖动影响，因此发端的PLL必须滤掉高频抖动，才能使系统以所需的BER运行。
该测试使用BERT子速率时钟输出将SJ应用于DUT参考时钟。其思路是在跨越指定PLL衰减频率的频率上应用校准后的SJ幅度，并测量每个频率下DUT-发射器的输出抖动。
示波器用于校准PLL滚降频率范围内的Sj的幅度（图12）。
图12：PLL带宽测试校准装置。
测试装置如图13所示。抖动的子速率时钟连接到CBB上的PCI参考时钟输，DUT-发端输出连接到示波器。
图13：发端PLL带宽测试设置
示波器针对所施加SJ的每个频率测量输出周期抖动（PJ）幅度。PCIe 5.0规定了发生-3dB滚降的允许频率范围以及峰值抖动幅度的允许范围（图14）。
图14：发端PLL抖动传函的结果。


接收机抖动容限测试（JTOL）


抖动容限测试（JTOL)）是接收机端对发端PLL带宽测试的补充。PCIe 5.0规范中没有JTOL要求，但JTOL是评估接收端容忍不同幅度和频率抖动的能力的有效方法。
压力信号是最坏的情况，但也是符合标准的信号，引入ISI、RJ、DMI和CMI。作为一种调试方法或性能冗余度分析，JTOL可以使用任何均衡方案进行测试，根据图15所示的幅频模板将SJ添加到信号中。
图15：JTOL SJ模板。
高幅度抖动应用于低频，而低幅度抖动应用于高频。从1MHz到10 MHz的滚降特性遵循指定的CDR频响特性。对于所有幅频对，DUT-收端均应遵守BER <10-12（图16）。为了使测量保持在合理的时间长度，BER通常最多测量到BER <10- 6，并对BER概率的斜率推算来确保BER <10-12。
图16：自动化JTOL测试结果。


BASE规范符合性测试


以上，我们的讨论重点是根据PCIe 5.0 CEM规范进行插卡测试，CEM测试是 BASE规范测试的超集。
要符合BASE规范，要求进行严格的接收机容限测试，但不需要任何链路均衡测试。等效校准程序是必须要执行的，CEM测试点是BASE板插卡连接器，BASE测试点是在DUT-SerDes的引脚上。
PCI-SIG提供了用于BASE SerDes测试的测试板。分线板有两个信道，一个通道用于DUT，另一个通道用于校准DUT-收端引脚上的加压信号。图17显示了校准和测试装置。在加压条件下，DUT-收端必须工作在BER <10-12 的情况下。
图17：PCIe 5.0 BASE加压接收器容限测试装置：(a)校准和(b)BER测试。


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