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技术洞见 | 高速数字接口PCIe 5.0测试：简介、挑战与要求
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技术洞见 | 高速数字接口PCIe 5.0测试：简介、挑战与要求

技术洞见 | 高速数字接口PCIe 5.0测试：简介、挑战与要求 牛芯半导体
2026-04-16
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导读：本文转载自高速射频百花潭，转载文章仅供学习和研究使用。

本文转载自高速射频百花潭，转载文章仅供学习和研究使用。


PCIe Gen 5简介


PCIe是用于硬盘、固态硬盘（SSD）、图形卡、Wi-Fi和内部以太网连接的先进互连I/O技术。PCIe由一组快速、可扩展且可靠的I/O标准组成，用于串行数据传输总线。PCIe的物理层（PHY）还支持SATA Express （SATAe）和非易失性存储器规范（NVMe）。
表1显示了PCIe数据速率的演变，PCIe 5.0的吞吐量较上一代PCIe 4.0增加一倍。需要注意的是PCIe原始传输速率的单位是GT/s，而链路数据速率的单位是Gb/s。
表1：五代PCIe的对比表
需要注意，编码方案从PCIe 2的8B/10B更改为PCIe 3的128B/130B，将开销从20％降低到2％以下，使得原始传输速率从5 GT/s更改为8 GT/s，链路数据速率从4 Gb/s 更改为8 Gb/s。
本文研究了关键的PCIe 5.0串行器/解串器（SerDes）测试。
PCIe测试的关键设备包括误码率测试仪（BERT）和实时示波器。特别是PCIe 5.0测试，要求使用高质量BERT的脉冲码型发生器（PPG）和BERT的误码分析仪（ED）。PPG需要能精确生成特定损耗的信号，ED应能够分析SerDes 输出误码率（BER）以确定待测件是否符合PCIe规范。
对于最复杂的SerDes测试，如链路均衡训练，误码仪需要能够模拟 SerDes。PPG和ED必须在PCIe 5.0协议栈下的物理逻辑子层与被测设备（DUT）进行交互（图1），也就是说误码仪需要具备一定程度的协议交互功能。无论是要进行发端还是接收端测试，SerDes都会涉及到；为了清楚地区分，我们分别用“DUT-发端”和“DUT-收端”代替DUT-SerDes。
图1：PCIe协议栈


32 GT/s下NRZ的挑战


从PCIe 4.0的16 GT/s升级到PCIe 5.0的32 GT/s带来的最大挑战是在规定的BER≤2.5×10-13的情况下，如何在高达37 dB的损耗下正常运行。
为了迁移损耗所引起的问题，大多数运行速度超过30 GT/s的标准都采用了PAM-4（4电平脉冲幅度调制）。PAM-4可以将带宽减半，但代价是信噪比降低了9.5 dB以上。PCIe 5.0继续使用非归零（NRZ）调制方案，以高电平表示逻辑1s，以低电平表示逻辑0s。预期PCIe 6.0将采用PAM-4并将达到64 GT/s的速率。
在如此高的损耗下，符合PCIe 5.0规范的信号在均衡后的眼高可能会低至10 mV，如此小的眼张开幅度需要非常灵敏的阈值判决电压。为了支持更长的链路，当损耗超过-36 dB或信号通过两个或更多连接器时，这时需要用到重定时器。
从PCIe 4.0到PCIe 5.0，数据速率提升了一倍，但标准委员对一致性测试性要求做了最低程度的修改。为解决信号衰减问题，对信道和连接器的损耗和反射提出了更为严格的要求，并且对接收器和发射器均衡进行了小幅改进。尽管如此，并没有特定的创新来补偿由于数据速率翻倍带来的升降时间变短、单位间隔（UI）变小和插入损耗变大而引起的不可避免的问题。
符号间干扰和均衡
符号间干扰（ISI）是由频率相关的信道损耗引起的，每个傅里叶频率分量损耗程度不同，会导致位重叠并产生干扰。“链路训练”自适应均衡方案可以纠正 PCIe 5.0中的ISI。链路训练涉及发端和收端之间的通信，以优化和协调可调节的均衡参数：发端的前馈均衡器（FFE)的阶数、收端CTLE增益和决策反馈均衡器DFE的阶数。
FFE是对较低数据速率下使用的去加重方案，FFE不仅仅是修改转换位的的幅度，而是扩展到转换位前后两个或更多位的幅度（图2）的修改。最终，发端 FFE以某种方式对波形进行预失真，从而部分补偿由信道频率响应引起的失真。
图2：发端3阶FFE的实现方式
随着PCIe速率的不断提高，抖动、噪声、失真、串扰和ISI也会为设计带来更大的挑战，PCIe 5.0眼图在收端完全闭合。为了实现BER ≤10-12，接收的实现会变得越来越复杂：其中包括时钟恢复、发射端和收端的多个均衡方案、以及本文所述提及的为了评估误码率所需要的灵敏度要求等。
PCIe规范规定了接收器性能要求，但从未规定接收器应如何满足这些要求。相反，PCIe 5.0定义了具有时钟恢复、CTLE和DFE的“参考接收机”，我们可以将这一参考看作是专为评估发端而定义的合理的接收器实现方式。


PCIe 4.0和5.0 SerDes要求比较


PCIe标准包含三个相互依赖的规范，旨在确保不同供应商之间的SerDes和信道之间的互操作性：
  • BASE规范定义了芯片级性能，这是一份由上千页内容组成的综合文档。
  • CEM规范规定了插卡连接器的最低性能。
  • 测试规范设置了一致性测试的规则。
表2总结了PCIe 4.0和5.0 SerDes要求之间的区别。
表2：PCIe 4和5标准总结
PCIe 4.0和5.0有很多共同点，两者均使用NRZ调制、128B/130B编码、相同的10-12 BER目标以及相同的连接器引脚。发端使用相同的FFE方案，有11组加重预设P0-P10。
Gen 5.0的参考接收机均衡方案更加详尽；与PCIe 4.0中使用的2极点、1零点CTLE响应不同，PCIe 5.0使用4极点、2零点CTLE滤波器响应（图3）。
新的CTLE提供更大的灵活性和更深的增益范围，即-5到-15 dB。PCIe 5.0还为参考接收器DFE添加了第三个tap。
图3：PCIe 5.0接收器均衡方案：(a)CTLE响应和(b)DFE结构。
发端的输出电压保持不变，PCIe 4.0和5.0都单位间隔(UI)d的抖动指标是一样的。但如果换算成皮秒单位时，抖动要成比例减少。在PCIe4.0中，分布式参考时钟或共用时钟的架构是可选的，但是在PCIe 5.0是必须要求支持的。
速率从16 GT/s提升到32 GT/s的最大困难在于损耗需要从-28dB增加到-376dB；因此，信道要求进行了重新定义，CEM规范仅允许插卡采用表面安装连接器，而不允许使用过孔连接器。
损耗增加意味着PCIe 5.0需要新的一致性测试板，PCIe5.0的测试夹具只能从PCI-SIG购买。测试夹具包括CBB和CLB，都可从外部对两者进行复位以及Preset的切换控制。

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