公司深度 | 台积电：先进制程优势在扩大

供应链结构和贸易不确定因素的影响

管理层在1Q25业绩会上指出，其客户行为没有受到关税政策的任何影响。我们认为，就台积电自身情况看，相比行业竞争对手，台积电对于关税负面影响的准备相对比较充分，其产品或更有可能获得关税政策的倾斜。考虑到其之前台积电已经宣布在美国长期投资的计划，特朗普亦在宣布关税政策的演讲过程中提及台积电的竞争能力并肯定其在美国设厂的决定，我们不能排除关税政策是否会出现区别对待台积电的可能性。

目前看，大部分电子类和芯片产品在本次拟征收的“对等关税”中豁免。我们认为，即便美国对进口电子产品加征关税，相对产业链上的其他参与者，台积电产品的稀缺性或使得其在产业上的议价能力较强，直接承担关税的风险较小。 我们同时认为关税政策对台积电等芯片公司的主要影响反映在身处美国境内的终端电子产品用户和企业需求在关税推高产品价格之后而相应下降，从而传导到对集成电路产品的需求相应下降。而对于人工智能基础设施部分的需求或继续保持强劲。

我们将电子产品产业链上的主要参与者总结如下：

1. 终端产品用户：根据产品形态不同，这些终端产品用户可能是C端消费者或者是B端（甚至是G端）的企业用户。我们认为对于不少终端电子产品来说（手机，个人电脑等），大部分关税或由终端产品用户承担；

   
   

2. OEM：这些包括手机和PC 的OEM等最终产品的生产和设计者。我们认为，面临关税挑战，OEM在让终端用户承担大部分关税的同时，或通过适当降低产品出厂价格，从而将一部分关税影响交由上游供应商承担，同时OEM自身的利润也可能被牺牲；

   
   

3. 半导体设计厂商：有较高毛利率的半导体设计厂商（例如英伟达，其毛利率高于70%）小幅度的降价对其毛利水平的边际影响相对较小，而其有较高毛利的关键原因在于其有较强的议价能力，其产品可替代性较低，我们认为关税对这类公司的影响可控。但对于总体毛利水平处于行业中游的公司，这种情况会出现对毛利率更大的边际影响。4月中旬，台积电客户英伟达收到美联邦政府关于其H20产品在需要许可方可出口的通知，遂对其库存减值55亿美元。由此看来，设计厂商为不确定因素所造成的不可发货等情况付主要财务责任；

   
   

4. 其他硬件零部件厂商：零部件厂家与半导体设计厂商和OEM之间存在博弈关系，即这些厂商或将承担不由终端消费买单的部分关税。我们认为那些技术门槛较低，议价能力较差的企业或被迫承担相当一部分的关税。同时，正是因为这些企业议价能力较差，其毛利率等关键盈利能力指标也相应较差，关税对于这些企业在财务上的冲击也最大；

   
   

5. 台积电以及其他晶圆代工厂：代工厂或与设计厂商一起分担半导体产品部分的关税份额。对于台积电来说，在总体先进制程产能受限的条件下，我们认为台积电的议价能力不低于大部分的设计商。

我们考虑对几类具体的电子产品在高关税的条件下如果应对和分担关税的情形分析如下：

1. 智能手机和个人电脑。我们认为，关税对于智能手机和个人电脑等具有可选属性的电子产品的冲击或最为直接。我们认为，如果最终落地，关税部分支出或主要由消费者承担。

   
   

2. 服务器和 AI 基础设施。我们认为，对于用于美国本土的服务器产品，考虑到SMCI和ZT Systems等美国本土供应商的参与，且部分服务器进口来自墨西哥，暂时受关税豁免。而进口芯片产品本身则可以避免关税，从这个角度看，关税政策对于服务器和AI基础设施的直接影响或相对有限。我们认为，对于海外 AI 建设来说，其投资意愿或随着宏观需求和企业支出意愿的不确定性上升而减弱，但是考虑到AI投资的长期性和战略性，以及台积电先进制程和先进封装产能的紧缺性，我们认为关税对于人工智能基础设施的需求的影响或小于智能手机和个人电脑。

综上，考虑到台积电积极在美国设厂的态度和半导体代工在行业和整体经济系统中的重要性以及台积电在产业链上的核心地位，我们认为，相对于产业链中很大一部分参与者来说，台积电有较高的议价能力，技术门槛以及盈利能力，关税造成的直接冲击相对较低。

两条周期主线：1）台积电自身的产品周期。具体地说，台积电的产品制程节点在制程工艺技术进步的大背景下，结合半导体设备技术、制造工艺和后端封测技术发展规律，使得台积电新制程工艺产品符合周期性规律；以及2）全球先进制程逻辑集成电路市场的供需关系周期。全球先进制程逻辑芯片市场总需求随终端需求变化呈现周期性，且叠加不同应用的创新和技术进步，以及宏观或重大事件的影响在一段时间内出现需求上升或者下降的趋势。

首先，从台积电产品周期角度来说，虽然市场对摩尔定律继续演进和先进制程所带来的经济效应存在疑虑，我们发现台积电新产品发布之后单价（ASP）打破之前产品周期上市之后，特别是在下一代制程工艺产品上市之前，逐渐下降的趋势。同时，毛利率、应收账款周转天数等财务指标都显示公司对于设计厂商客户的议价能力在不断增强。我们认为这背后的主要因素是：1）全球先进制程领域的竞争态势对于台积电日趋有利；2）虽然从技术角度看，先进制程工艺的部分性能提升边际收窄，但新制程工艺在节能这个关键性能指标上依然有较大提升。人工智能等新兴应用耗电量巨大，从而进一步延续了摩尔定律并提升对先进制程的需求；3）Chiplet等新兴技术使得多种制程工艺可以混合封装在芯片系统上，降低了先进制程的购买门槛，延续了下游对新先进制程工艺的需求。

其次，从全球逻辑电路市场对先进制程技术的供需关系看，全球先进制程芯片或进入一个长于之前周期的上行周期。而之前以智能手机为主导的先进制程的需求和技术进步，也正在向智能手机和高性能计算需求并行转变，从而对供给产生一定意义上的竞争。一方面，云服务商的资本开支不断上升，有望使得数据中心加速芯片的高需求至少延续到2025年底。而DeepSeek兴起之后有望使人工智能推理和端侧应用加速落地。另一方面，智能手机或继续保持对先进制程的高需求。我们认为，作为人工智能加速芯片设计公司（英伟达、AMD、博通）和高端智能手机芯片（苹果、高通）的主要（甚至唯一）供应商，台积电或在不同终端需求争取先进制程产能的上行周期中受益。

再次，我们认为台积电在先进晶圆制程和先进封装技术上有明显的优势。一方面，新产品2纳米（N2）制程工艺或在2H25开始大规模生产，台积电或将扩大之前3纳米等最新制程工艺的技术优势。我们发现2纳米工艺相对之前的3纳米（N3）工艺在技术进步幅度和技术门槛上有较大提升，包括High-NA EUV光刻机和GAAFET等新技术将首次被应用。而更先进的1.6纳米（A16）工艺或在2H26之后延续台积电的技术优势。第二个完整GAAFET代际产品A14或在2028年前后上市。另一方面，台积电在包括CoWoS，SoIC， CPO在内的先进封装技术亦具有技术优势。在生成式人工智能计算加速芯片的高需求下，先进封装技术的优势或将帮助台积电提升总体技术护城河。

ASP打破变化周期

台积电的产品遵循一定的周期，近年来，台积电推出的最新制程产品往往代表全球最先进半导体工艺水平。其中最近几次技术升级包括：7纳米从2Q18，5纳米从3Q20，3纳米产品从3Q23开始贡献收入。一般来说，台积电平均24-36个月左右推出新一代制程工艺，为全球各芯片设计公司（Fabless）提供代工服务。

我们认为，近期，特别是3纳米制程工艺产品推出之后，台积电对于半导体设计公司客户的议价能力在不断上升，晶圆加工的单价打破了随产品周期深入而降价的规律，且我们认为这一趋势会延续。

台积电的产品价格之前呈现一定周期性规律，即最新制程产品单价在刚推出上线的前一段时间（一般少于4个季度）呈现稳定趋势，而在周期中段之后，即下一代新制程节点即将推向市场之前，单价开始松动，进而随着新产品上市的临近进入下行通道。以7纳米制程工艺为例，其单价在2021-22年之前保持相对稳定甚至稳中有升，但当新的5纳米产品开始投入市场前，7纳米产品单价开始下降。同样的情况也发生在5纳米制程产品上，新的3纳米制程产品冲击客户对5纳米制程产品的热情，导致5纳米价格2022年之后下滑。

这种情况也符合绝大多数半导体器件在产品周期背景下的价格走势，而对于晶圆代工行业来说，每一轮的产品升级对应着巨大的资本开支，代工厂则需要为这些巨大的投入承担产品需求不足的风险。这或许是部分投资者之前更倾向于产品更接近终端市场且资本投入更少的半导体设计公司的原因之一。

随着产品单价不断上升，公司部分财务数据也出现积极变化。例如，应收账款周转天数从2014-19年的40天左右，在5纳米制程上市之后的2020年开始呈下降趋势，降到2024年的30天左右。这或说明台积电对于客户的议价能力不断上升。

价格的坚挺直接导致公司盈利水平上升。公司的毛利率/经营利润率也从2019年及其之前震荡的趋势转变为2020年之后的上升趋势。2020-22年间，随着居家办公等趋势对于消费电子需求激增，全球半导体市场周期上行，台积电毛利率在2022年一度接近60%。之后2023年随着半导体去库存周期，当年公司毛利率回落，但各季度毛利率始终保持53%或以上，远高于2020年之前水平。4Q24，虽然马上面临2纳米产品上线的冲击，在3纳米和5纳米价格较高、台积电议价能力较强等有利条件支持下，公司毛利率再次接近60%水平，达到单季 59.0%。

先进制程领域技术优势明显，市占率不断上升

从市场份额来看，4Q24台积电在全球晶圆代工市场的市占率高达67.1%，远超市占率第二的三星电子的个位数市占率。这个优势在近两年有逐年扩大的趋势，2020-22年，台积电在晶圆代工的市占率一直徘徊在54%左右，市占率第二的三星电子市占率在17%左右。而由随着台积电3纳米工艺在2H23上线，当年台积电市占率即上升至59%，而三星电子市占率则在2023年下降到11%，2024年进一步下降到个位数水平。

作为台积电在先进制程的竞争对手，我们认为包括英特尔和三星电子在内的代工厂或各自存在自身的经营和执行缺陷，或在技术上未能达到与台积电竞争的能力。我们认为在先进制程竞争中获得成功需要至少：1）大量的资本投入，而资本投入背后需要客户和市场甚至是政策的支撑。只有足够大的市场支撑才能保证足够现金流反哺产业链；2）持续不断的研发投入和在关键技术变化的过程中做出正确的技术路线选择；3）包括半导体设备、封装厂等产业链的支持配合；4）极强的执行能力和高素质的大量工程师团队。

我们对比台积电、英特尔和三星电子的产品路线图，竞争对手虽在产品路线和技术上不输于台积电，但都在以上部分条件上与台积电存在一定差距。

1. 英特尔：战略失误造成差距一再扩大，需要赢回客户资源

英特尔之前一直占据先进制程芯片的领先地位，在2014年之前的很长一段时间作为行业龙头一直主导先进制程的技术进步。但在14纳米（相当于台积电16/12纳米）产品上市之后，面临技术变化，公司在战略上裹足不前，两任非技术出身的CEO过分追求短期财务效益而错过了通过大量资本投入升级技术的最佳窗口期。导致公司技术落后于台积电，其影响一直发酵到现在。

具体而言，经过业界之后反复比较和实践，一般认为7纳米或更先进的制程工艺需要通过EUV光刻机实现更好经济效益（EUV光刻机技术路线较DUV多次曝光技术优胜）。英特尔虽然在早期投资了EUV设备制造商ASML，但管理层在一段时间内一直坚持用财务上短期更加保守的DUV加多次曝光技术，导致在14纳米之后产品性能远远落后于台积电。原本在2016年应该上线的10纳米技术一再推迟，后因为产线经济效益过差而在2020-21年前后开始大量向晶圆代工的竞争对手台积电下单制造其CPU产品。

1Q21，英特尔任命曾经服务公司30年的基辛格（Pat Gelsinger）为新CEO。基辛格在上任初期就提出“5节点4年（5 Nodes 4 Years，5N4Y）”的激进产品路线，即在上任后4年（截至到2025年底）， 完成建设Intel 7、4、3、20A、18A等五个制程节点，追赶台积电先进工艺技术。英特尔在建设这五个节点的过程中投入了大量资本，并获得美国联邦政府和房地产股权私募公司的支持。

但大量的资本投入却未能在短期内快速提升公司在先进制程上的技术水平。更重要的是，英特尔在大量资本投入的过程中未能吸引到除其自身产品部门外的大客户。虽然有类似微软、英伟达、博通等科技企业称其正在测试英特尔的代工厂，但我们认为这些短期内收入贡献比例较低。由于传统的半导体设计公司或担忧英特尔的代工技术能力，同时担忧英特尔作为IDM是否会对半导体设计公司造成竞争，英特尔晶圆厂在最尖端先进制程上的进度令投资者近两年内一直远低于市场预期。2024年4月，英特尔转变财务汇报方法，将英特尔产品部门（Intel Product）和代工厂（Intel Foundry Services IFS）的财务细节分开报告。这次汇报拆分引起了投资者对于 IFS能否在短时间后扭亏为盈的很大担忧。2025年3月初，根据路透社报道，博通和英伟达或正在重新尝试通过英特尔代工小于2纳米的芯片，但我们认为真正转化外部客户订单仍需要时间。

IFS 在2021-24年间经营利润率一直低于18%，并在2022年半导体周期顶点之后收入和利润率水平开始下滑。2024全年，IFS录得营业收入173.2亿美元，同比下降8%，经营利润率-77%。IFS收入水平或很难支持大规模资本开支折旧的成本。2024年9月，英特尔取消了其五个节点中的20A节点，而进一步全力发展Intel 18A节点（对标台积电N2）。2024年12月，CEO基辛格在“5节点4年”还没有建成的情况下离职，距离其上任还未到4年时间，而市场对于英特尔代工厂被出售的传闻也甚嚣尘上。

2025年3月12日，英特尔董事会委任英特尔前董事陈立武为下一任英特尔CEO。陈立武在给员工的公开信中暗示英特尔将继续追求在产品和代工两条业务线都获得成功。我们认为，英特尔短时间内剥离代工厂的概率不大。根据英特尔产品部门路线图，其下一代CPU芯片Panther Lake或使用其18A代工厂代工，并于2H25上市。如果英特尔剥离代工厂业务，产品部门或不顾及代工厂发展而将代工交于台积电。英特尔代工厂则面临更大的财务和客户资源挑战，这显然不符合美国的国家利益。另外，根据英特尔和美国联邦政府的协议，之前英特尔获得美国政府援助也是以代工厂不被剥离作为前提。故我们认为，英特尔至少会让18A代工厂尝试制造Panther Lake产品。而英特尔短期内不拆分两条产品线或许对台积电是最好的结果，台积电在短期内或不会参与英特尔代工厂的收购或者技术转让等活动。我们同时认为，新CEO上任后重视客户和人才的战略从长期看或能为公司带来积极变化，但我们对英特尔18A能否在短期内赶超台积电N2没有能见度。

2. 三星电子：执行能力需要提高，资本投入减少或预示管理层的悲观情绪

我们认为三星虽然在晶圆代工的战略决策上保持在先进制程的第一梯队，但其工程团队的执行能力与台积电存在一定差距。特别是7纳米上市后，先进制程电路对产品工艺极为严苛。例如，三星重要客户高通的骁龙系列产品，往往因为封装工艺不佳而传出发热过快的情况造成对终端用户的人身伤害，而另一重要客户苹果，自2016年苹果A10处理器开始，基本所有的A和M系列的苹果处理器芯片都由台积电代工。我们认为，虽然高通和苹果或因为与三星电子的手机业务重合而出于商业安全的考量选择台积电代工，但三星电子代工业务自身工艺相对粗糙，对于消费电子厂商的声誉影响或是高通和苹果选择台积电的另一个主要原因。

财务上，根据三星电子的数据，其晶圆代工收入在2017-24间仅有7% CAGR，远低于台积电同期的17%。三星晶圆代工厂和LSI（Large Scale Integration）相加的经营利润率也在2023和2024年录得亏损。我们认为，这或与3纳米产品上线后三星电子代工厂良率过低有关。我们认为晶圆代工行业存在收入反哺资本开支的正向反馈，在一个特定节点的收入下滑或利润减少或对三星之后的竞争能力造成负面影响。

节能应用提升先进制程需求，延续摩尔定律

我们认为除了技术和执行能力的优势，芯片领域出现的两个趋势也是打破先进制程价格周期性规律的主要因素。第一，虽然各方对摩尔定律继续演进存在疑虑，但我们认为更高的节能效率等不同终端需求或会使下游继续寻求更先进制程节点；第二，Chiplet等不同技术的兴起使不同制程工艺的芯片更好地集成，从而部分避免了先进制程价格太高的劣势，释放更多的应用对先进制程的需求。我们认为这些行业趋势都将利好先进制程的需求，从而利好先进制程最大市占率公司台积电。

作为一种经验法则，英特尔的创始人之一摩尔（Gordon Moore）在1965-75年提出集成电路单位面积上所集成的晶体管数量每18-24个月翻一番的半导体行业发展规律。集成电路行业在相当长的一段时间内一直比较好地遵循了这个规律 ，但在2008-10年前后，传统的Planar MOSFET晶体管架构在电流控制、反应时间等遇到物理极限，摩尔定律的演进在台积电28和20纳米制程开始受到一定阻力。需要一再说明的是，对于每家晶圆代工厂，所有数字制程节点都是商业名称，其和真正的物理大小在数量上没有必然联系，但不同节点的演进间往往代表产品在性能上的进步。

之后，新一代的架构FinFET部分解决传统架构各方面的性能限制，台积电也在一段时间的产品更新停滞之后，在2015年前后推出了基于FinFET架构的16/12纳米制程产品。

FinFET问世后，技术的进步叠加智能手机、数据中心等应用的需求上升从一定程度上延续了摩尔定律，台积电在2015年之后又先后推出10纳米、7纳米、5纳米产品，这些基于FinFET的产品以及从3Q23开始贡献收入的3纳米节点，均获得客户积极响应。但FinFET架构的产品在FinFET量产近10年之后，再次出现漏电和交换反应速度过慢等物理极限。一种新的晶体管架构GAAFET（Gate-all-around FET）在这背景下应运而生。不同晶圆代工产有各自的GAAFET技术变种和名称，例如，台积电会在下一个制程节点2纳米停用FinFET架构，而专用NanoSheet（GAAFET的一种），而英特尔的GAAFET架构名称为RibbonFET，或将在其20A制程节点之后推出。

需要指出的是，在晶圆代工工艺不断进步的过程中，为追求更精密的晶体管，半导体设备（包括光刻、刻蚀、沉积）的技术进步和工艺的复杂度都不断提高，随之而来的是制造成本的上升。无论是使用High-NA EUV等更加先进的光刻设备还是多重曝光技术（详见我们国产设备主题报告），对于代工厂来说，不仅要为设备和厂房投入大量的资本开支，更重要的是生产过程高度复杂或影响产品良率和出片效率，以及随之带来不断上升的运营成本。维系技术不断进步的驱动因素是更好的芯片性能和下游不断上升的对先进制程芯片的需求。

从商业的角度看，简单地说，驱动先进制程晶圆代工技术进步的最终动力，就是终端用户和需求是否愿意为先进制程带来的性能增益而支付溢价。在这个过程中，不同下游厂商之间的竞争关系亦或推动制程节点更新。

从衡量制程节点的关键指标PPA来看（Power功率功耗，Performance性能/计算速度，Area尺寸面积或者Density即单位面积可以容纳的晶体管数量）。比较台积电2纳米、3纳米与5纳米的技术细节，我们发现2纳米相对于3纳米，其边际上的大多数技术提升要小于上个产品周期（即3纳米到5纳米）的技术进步。且这种趋势随着制程节点的不断进步，有愈演愈烈的趋势。例如 N2节点相较于N3E节点，其晶体管密度仅增加15%，而更先进的A16相较于N2，晶体管密度仅上升高个位数。同样地，计算速度提升在A16节点提升高个位数，较之前的提升幅度进一步收窄。但是，我们同时发现，与之前技术升级相比，在相同条件下，新节点在功率上的改进仍保持较快进度。从N5到N2，每代新的制程节点较上节点的能耗均在30%左右，而A16也相较N2节能20%左右，节能的边际提升要优于PPA中其他主要参数。2025年4月底，台积电透露其A16之后的下一代节点A14或在2028年前后上市。A14是即N2之后第二个提供完整代际性能提升的节点。在各个PPA的技术参数中，A14再次在能耗上提供最大进步，相对于N2，A14提供25-30%的能耗性能提升，高于晶体管密度和计算速度的提升。

因此，虽然制程节点更新换代的资金和技术投入逐渐增大，其所带来的性能增益却逐步减少，且之后或出现GAAFET遇到技术瓶颈，从而需要新晶体管架构的情况，这就引发业界对于是否继续追求先进制程和摩尔定律失效的担忧。我们认为，追求节能型的绿色芯片和人工智能数据中心领域对于能源友好型芯片的需求，或为架构改良之后另一个延续摩尔定律的主要推手。

具体看，支持生成式人工智能的计算加速芯片对于电能的消耗巨大。根据麦肯锡的预测，美国数据中心能耗或从2023年的147TWh（147T瓦时或1470亿度），以22.4%的CAGR上升到2030年的606TWh。在这个过程中，数据中心用电占美国全国的用电比例或从2023年的3.7%上升到2030年的11.7%。而全球范围内，根据英飞凌的预测，2023年全球数据中心能耗达到500TWh，同时保守预测较低的情况下2030年总能耗或可达到1000TWh，对应10.4% CAGR，而激进情况下2030年或可达2000TWh，对应20.8% CAGR。作为AI服务器的耗电主要来源，英伟达AI加速芯片的能耗也随着技术演进不断上升，从最初Amphere 100的400W，到最新产品Blackwell200 的1000W以及GB200的2400W。在这个大背景下，任何边际上能源更高效的技术都受到终端用户（云服务厂商）的欢迎。

与此同时，端侧，特别是高端智能手机侧对于低能耗高速率处理器芯片的需求依然是不同高端智能手机OEM之间竞争的关键因素。我们由此看到，用电效率提升成为摩尔定律一定程度上得以延续和晶圆代工厂不断升级先进制程的推手之一，而在竞争中占据优势的台积电也避免了ASP随产品周期起伏的趋势。

Chiplet推进不同制程芯片集成，或进一步增加先进制程需求

我们认为，另一个打破台积电在产品周期尾声降价的主要因素是Chiplet等（芯粒）技术的兴起提升了设计公司对先进制程的需求，部分避免了先进制程价格太高的劣势，从而使得先进制程的价格减少波动，平缓了台积电因为产品周期而引起的价格起伏，从某种意义上也延续了摩尔定律。

Chiplet技术简单说，就是在一个单个封装的区域内加入多个有明确功能定义的芯粒（Chiplet）并通过中阶层（Interposer）连接这些芯粒集合，从而组成一个芯片系统的技术。 近年来，Chiplet技术越来越多地应用在复杂的计算机，智能手机的处理器上。由于各个Chiplet之间相互独立的关系，我们认为，相较于传统的整体式裸晶（monolithic die）SoC技术，Chiplet技术主要有以下优势：

• Chiplet技术可以复用设计IP。对于每一个独立的Chiplet，其设计过程不随其他Chiplet的变化而变化。因此一旦一个设计完成，其设计IP即可跟随Chiplet 在不同系统间被重复利用，任何一个Chiplet的改动无需对整个系统重新做光掩模设计（Photo Mask）和流片等复杂的流程，从而使得芯片设计模块化。这同时节约了芯片设计公司和包括台积电在内晶圆代工厂的成本。4Q24之后，市场进一步看好以博通和迈威尔为代表的ASIC加速芯片占领部分AI加速芯片市场。而每个AI加速ASIC芯片的设计复杂度极高，这就为Chiplet技术提供了施展作用的机会。ASIC加速芯片Chiplet可以在不同系统进行复用，我们认为，ASIC的普及或进一步打开Chiplet技术的市场空间；

• Chiplet或可以提高台积电总体的良率和成本。同样因为Chiplet之间相互独立，单个Chiplet的制造失败不影响系统中别的Chiplet，且其功能可以单独进行测试，这就为提升总体先进制程的良率提供了条件。

• Chiplet最重要的优势之一，是可以针对不同Chiplet采用不同的制程工艺。如图31所示，一般情况下，芯片设计商会对计算芯片单元采用比较先进的制程工艺节点，而对于存储等对能耗要求不苛刻的单元用相对成熟制程。这与传统的整体式裸晶对于整个系统需要统一制程节点的限制有本质区别。由于最先进制程的价格往往要远高于成熟制程，对于整个芯片系统采用先进制程往往成本过高，而Chiplet对于不同芯片系统元素采用不同制程节点，则很好解决了对于性能升级的需求和成本过高之间的矛盾。更多的芯片设计厂商亦有了动力去升级到更先进的制程节点。所以，我们认为，Chiplet技术的兴起（AMD第一个Chiplet芯片2019年问世）一定程度上帮助了摩尔定律继续演进。

从市场规模看，根据Market.us的预测，全球Chiplet架构的集成电路市场规模或从2023年的31亿美元上升到2033年的1070亿美元，对应10年42.5% CAGR，远高于半导体市场总体个位数的年化涨幅。

对于台积电来说，其主要客户都开始在新产品中陆续使用Chiplet架构。作为Chiplet技术的最早倡导者之一， AMD是最早在业界商用化Chiplet技术的芯片设计商。AMD 从 2012 年开始开发一种有多种应用的 64 比特 x86 架构Zen。为追赶英特尔在 CPU 领域的领先地位，自从苏姿丰和芯片架构师 Jim Keller 2012 年加入公司以来，Zen 架构的开发有了长足的进步。Zen 架构的一个特点是就是兼顾了设备性能表现、效率和可延展性。其服务器CPU产品EPYC系列，从2019年推出基于第二代Zen架构（Zen2）的产品EPYC Rome系列开始便采用Chiplet技术，广受市场好评，逐步抢到部分英特尔的服务器CPU市场。其最新的基于Zen 5和Zen 5c的EPYC Turin系列在2024年推向市场，最多可以支持192个Chiplet内核。

英伟达在其最新的Blackwell加速芯片上也使用了Chiplet技术。相较于之前Hopper架构整体式裸晶，Blackwell在英伟达AI加速系列芯片上首次应用Chiplet技术将两颗相对独立的B100 小芯片整合。事实上，之前英伟达为了实现其NVLink标准在芯片间的高速通信需求，曾研发基于Chiplet的NVLink-C2C技术连接CPU，GPU等芯片组成部分。虽然英伟达在使用Chiplet技术的广度上要小于AMD，但我们认为行业龙头使用Chiplet技术或预示芯片设计行业的趋势，而Chiplet的使用或在一定程度上提升先进制程的需求。

英特尔产品部门，作为台积电的客户，亦开始在其产品系列中使用Chiplet技术。2023年12月，英特尔发行了其应用在AI PC上的处理器Meteor Lake 系列，首次采用Chiplet架构。具体分析Meteor Lake的关键组成部分，英特尔称其CPU部分使用Intel 4工厂的7纳米工艺，而GPU部分采用台积电N5节点（5纳米工艺制程），另外的SoC（包括NPU，视频压缩解压，WiFi，蓝牙的调制解调等功能）部分和I/O部分（包括PCIe连接等）则使用台积电N6（6纳米工艺制程）。从中可见，为节约成本，英特尔在一个系统通过Chiplet技术使用了三种不同制程工艺，其中包括相对先进的台积电5纳米。我们因此相信，从长期看，随着更多Chiplet的使用，先进制程的需求或得到一定程度的保障。而摩尔定律也或在一定程度上得以延续。

在通信芯片方面，包括迈威尔科技和博通等领先通信类芯片制造商也普遍开始接纳Chiplet技术。

随着摩尔定律在Chiplet和节能需求驱动下一定程度上得到延续，以2纳米和1.6纳米为代表的更先进制程工艺陆续完成研发和投入市场。我们认为，台积电在先进制程的关键技术，包括2纳米工艺（其中包含的High-NA光刻机、背式功率输送（Backside power rail）、GAAFET架构），以及2.5D和3D封装等关键技术上具有较明显的技术优势。我们认为这些技术优势可以帮助公司：1）在竞争中脱颖而出；2）持续不断推进自身产品周期；3）更好平缓下游需求周期对其收入的影响。

2纳米技术改进

◎ 2纳米制程使用了新型的High-NA EUV 光刻机

决定半导体工艺的最关键参数是critical dimension (CD)，是指半导体晶圆上可以分辨的最小精度，由半导体制造设备光刻机的精度决定。其大小直接决定集成电路上晶体管或其他元器件尺寸。业界一般用瑞利判据公式推算CD大小，具体为CD = k1 • λ / NA。业界通过优化k1（缩小），λ（缩小）和NA（增大）来获得更小的CD，即获得更小的制程工艺。

这里k1用来衡量环境及一系列工艺技巧对分辨率影响。环境因素包含温度、湿度、光刻胶和掩模版的属性等（包括光刻胶和掩模版的聚合度、分子量、颗粒度、感光剂、硅片平整度、光的入射角度、杂质/灰尘等）。λ代表光刻机光源的波长。缩小光刻机光源波长是提升分辨率、减小CD值的最直接的方法。业界目前最常见的光刻机有DUV光刻机，其使用ArF光源波长为193纳米。EUV光刻机将光源改为极紫外光，可将波长降至13.5纳米，所以EUV光刻机比DUV光刻机更加容易获得更小的CD。

NA代表镜头的数值孔径，衡量透镜折射光的能力。NA用公式表示为：NA = N• sin α。其中，N表示镜头与硅片之间的介质的折射率，空气的折射率为1.0，水的折射率为1.3，而一些浸油折射率可达1.52。α表示光锥角的半角度数，可通过增大镜片直径、拆分球面镜等增大sin α。

现有的EUV光刻机（用于制造7纳米/5纳米/3纳米制程芯片）使用13.5纳米的波长。ASML EUV光刻机3400C产品使用k1、λ、NA分别为0.25、13.5纳米、0.33。一般认为EUV单次曝光对应台积电7纳米制程工艺，而投资更先进的光刻机技术或在经济上可以弥补多次曝光的良率和效率上的损失。业界（这里包括ASML等设备厂商，台积电、英特尔等涉及到先进制程的IDM或代工厂，以及众多的半导体设计商的综合意见）判断，NA=0.33的光刻机或可以支持从7纳米到3纳米制程工艺节点，而2纳米节点业界或使用High NA （NA=0.55）。ASML称其5000系列“High NA”已经在2023年12月开始交付英特尔（18A节点），并在2H24交付台积电测试使用。

虽然台积电获得High-NA EUV设备的时间晚于英特尔，但考虑到英特尔跳过Intel 20A节点，公司对EUV设备的执行经验与台积电仍然有差距。且无论与英特尔还是三星电子相比，台积电与苹果、AMD、英伟达等大客户在3纳米和5纳米节点技术上的合作有较强优势，因此我们认为光刻设备技术升级或有利于台积电扩大先进制程的技术领先优势。

◎ 2纳米制程将使用新型GAAFET晶体管架构

我们认为包括台积电、英特尔和三星电子已经为在2纳米之后使用GAAFET架构达成共识。革新使用GAAFET（Gate All Around FET）架构是之前2014年首次更新到FinFET架构后10+年以来第一次对晶体管架构做出重大更新。正如前文提到，基于FinFET架构的产品在FinFET量产近10年之后，出现漏电和交换反应速度过慢等物理极限。GAAFET作为一种多通道技术（Multi-Gate），将之前整体的通道设计转换为多个相互独立的通道（即每个通道都被栅极材料包围），从而解决电子遗漏和开关反应慢的问题。但这个架构的缺点就是使得整个晶体管的制造复杂度提高。

GAAFET两种具体技术路线NanoSheet和NanoWire，而包括英特尔、三星电子和台积电在内的公司都研发出各自GAAFET的变种模型。其中，英特尔的RibbonFET技术使用NanoWire架构，每个通道相对较窄。三星电子使用商用名为MBCFET（Multi-bridge channel FET），是NanoSheet的一种，通道相对较宽。而台积电亦使用NanoSheet的架构。

我们认为，Nanosheet和NanoWire在解决FinFET漏电和交换反应速度慢的问题上都能达到较好效果，而区别不同供应商技术能力的关键在于制造不同架构时的成本和良率。

性能比较：在其他参数固定的条件下，N2相对于N3E或可以带来10-15%的计算速率的提升，或者是25-30%的能耗效率提升，或是15%的芯片密度提升。

我们认为，2纳米作为一个技术变化较大的完整节点，或使得台积电继续保持甚至扩大在先进制程的技术竞争优势。而下游对于2纳米节点的需求或继续强劲。

A16引入背面供电，或在2H26投入HPC市场

从产品路线图来看，台积电或在N2这个关键节点之后对技术做相对较小的更改。A16的主要下游或将以包括人工智能数据中心在内的HPC（High Performance Computing）客户为主。

相对于N2，新节点的最大改进就是使用背面供电技术（Backside Power Delivery）。管理层表示N2P或将在N2的基础上对供电进行进一步改良。而A16节点将在N2P将使用到台积电自行研发的背面供电技术Super Power Rail （SPR）。

分析背面供电技术，传统的技术将连接晶体管间的信号输入输出（Signaling或者称为I/O）以及供电统一设计放在电路晶体管的一侧。这种设计方法虽然相对简单直接，但是供电需经过I/O，这个过程或产生干扰，增加供电阻抗，故部分供电能量会损失。而背面供电技术则将I/O与供电分开，从而使得供电效率得到提升。台积电的SPR则进一步对于供电线路进行网络优化，在减少能量损失的同时提高晶体管密度。

性能比较：从性能上看，在其他参数固定的条件下，A16相对于N2P或可以带来8-10%的计算速率的提升，或者是同等条件下15-20%的能耗效率提升，或是7-10%的芯片密度提升。

我们认为，N2是台积电整体产品路线图上的关键一环，相较于N2对于N3节点的技术进步，N2P和A16节点的技术变化和产线新投入或相对较小。但台积电展现出即便在先进制程技术领先的条件下依然保持创新和追求新产品的进展，我们认为这两个节点的顺利落地或意味着公司或至少保持其在工艺制程和创新上相对于竞对的优势。台积电产品路线图清晰，之后，可能上线A14产品或继续尝试从一定程度延续摩尔定律。

2.5D/3D封装进一步提升台积电护城河

随着5G、人工智能等新应用的不断兴起，系统间逻辑芯片与存储芯片以及逻辑芯片之间需要更快更高效的连接。特别是生成式人工智能的兴起，各类芯片性能需求大幅提升，在计算芯片方面，新型GPU、ASIC芯片需求激增，存储芯片方面，高带宽芯片（High Bandwidth Memory，HBM）为计算芯片缓存大量数据，且一般情况下需要多个HBM芯片堆叠方能满足数据缓存需求，而光通信芯片也是实现数据中心不同计算单元间相互通信的关键组成。

为了完成生成式AI训练和推理任务，计算、存储和通信芯片间传输需要提高传输速率，降低传输功耗，同时尽可能缩小封装尺寸。而2.5D和3D封装相比传统2D更容易达到高速率，低能耗和小尺寸的目标，且有较高的技术进入门槛，仅被少数几家IDM和封装厂掌握。台积电在2.5D（台积电技术称为CoWoS技术）和3D（台积电称为SoIC技术）有技术优势，产能自2H23以来一直供不应求。我们认为，作为高阶制程工艺节点不可分割的一部分，台积电在先进封装（2.5D/3D）上的技术优势进一步提升了其护城河，加强了台积电和关键AI客户之间的绑定，有利于公司长期在先进制程领域占据优势地位。

◎ CoWoS（Chip on Wafer on Substrate）技术

CoWoS（Chip on Wafer on Substrate）技术是将计算和存储等芯片首先固定在晶圆上（Chip on Wafer），然后进一步堆放在基板上（on Substrate）的过程。具体看，在堆叠芯片到晶圆中介层（Interposer）的过程中，通过中介层上的微凸点或微凸块实现芯片间的高效互连，因此可以大幅提升芯片间数据传输速率与性能。2.5D封装技术在实现芯片间高密度互连的同时，有效降低了功耗与封装尺寸，适用于高性能计算、人工智能加速器、网络交换机等对数据传输速率与系统性能要求极高的应用场景，特别是在有涉及到连接HBM与ASIC或者GPU电路时的效果最为显著。CoWoS的关键难点是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替了传统引线键合用于裸片间连接，大大提高了互联密度以及数据传输带宽。

按照中间层（Interposer）介质分，CoWoS可以分成以下三种不同技术总类：

• CoWoS-S技术：CoWoS-S（Silicon Interposer），是用硅材料衬底作为中介层。CoWoS-S自2011年首次发布以来，可以提供不同的中介层尺寸，并且支持不同HBM存储器数量（通常超过4个）和封装尺寸，并可以实现大于自身面积2X的光罩尺寸，是集成多个SoC和HBM芯片的重要方案之一。

• CoWoS-R技术：CoWoS-R（RDL Interposer）是使用有机基板/重新布线层（RDL ReDistribution Layers）替代了硅（Si）作为中介层的先进封装技术。CoWoS-R 采用 InFO 技术（之后介绍）使用的 RDL 作为中介层连接包括 HBM存储器，GPU和SoC等异构芯片。相对于传统硅材料，RDL中介层由聚合物引导铜走线，具备机械灵活性相对较高等特点，使得连接衬底和Interposer C4 接头的完整性增加，进而扩大衬底可以支持的尺寸并满足更复杂的功能需求。

• CoWoS-L技术：CoWoS-L（Local Silicon Interconnect and RDL Interposer）相对于CoWoS-R、CoWoS-S来说，除了以 RDL 作为中介层之外，同时使用小芯片Chiplet作为中介层辅助，在进一步节约空间的同时，具有灵活的集成性。CoWoS-L 使用内插器与 LSI（Local Silicon Inter-connect本地硅互连）芯片进行芯片间互连，同时结合用于电源和信号传输的 RDL 层，在集成HBM和SoC的同时，将有效集成的尺寸进一步扩大，从而得以集成更多芯片。

综合比较三种解决方案，CoWoS-S或可提供最好的性能，但成本较高。CoWoS-R成本较低，但是性能不稳定。而 CoWoS-L则可更好平衡成本和性能，并提供灵活的集成度的同时集成多个HBM和逻辑芯片。

◎ CoWoS全球产能：2025年供应仍紧

从CoWoS产能来看，考虑到CoWoS主要下游应用为人工智能加速芯片，根据我们对台积电主要GPU和ASIC加速芯片客户的调研，我们预测全球2024年CoWoS产能在 2023年每月1.8万片的基础上，或已经增长超100%达到每月3.8万片。产能或依然供不应求。而CoWoS则可能在2025年再次增长超 100%，达到年底每月8万片的规模，并在 2026年底达到每月12万片。而台积电在全球CoWoS的产能贡献或超过90%。

我们同时认为，CoWoS产能或将在2025年依然是GPU和ASIC等加速芯片市场继续上行的主要产能瓶颈，虽然台积电亦在通过寻求供应链伙伴（例如Amkor）等方法缓解产能不足的压力。供应紧张的情况或难在2026年之前得到缓解。

3.SoIC技术

展望之后，根据管理层的介绍，台积电最新的3D封装技术（3DIC，技术专有名为 SoIC技术）研发已取得重要进展。与2.5D CoWoS技术使用中介层进行连接不同，3D封装通过使用TSV（Through-Silicon Via）技术，在硅片上制造垂直通孔，并在孔内填充导电材料，从而在垂直堆叠芯片的过程中实现芯片互联。相比CoWoS，3DIC这种可以直接垂直堆叠不同计算和存储芯片的技术路线或可进一步缩小芯片尺寸，比2.5D封装技术拥有更好的效率和更低的能耗。管理层表示3DIC或将随着2纳米（N2）和1.6纳米（A16）制程产能的爬坡（2H25之后）而获得更多客户订单。

整合型扇出（InFO）支持ASIC能力，CPO产品蓄势待发

除了先进制程技术，2.5D/3D先进封装技术以外，包括CPO技术和支持先进封装的InFO（Integrated FanOut）技术都是台积电促使客户长期与其合作的不可分割的技术基础。而台积电所具备的在不同制程节点产能之间，或者是不同封装技术之间转化产能的能力，或是公司保持较高毛利率水平的关键因素之一。

◎ InFO技术

在CoWoS需求快速增长之前，InFO技术作为连接多芯片系统的关键技术，是台积电用于Chiplet封装的主要产品。与CoWoS技术采用衬底加中介层（Interposer）并在中介层连接不同，InFO在芯片成型（molding）过程中直接应用RDL材料，从而达到连接不同芯片的作用。

如今，InFO依然作为除了CoWoS之外，一种相对简易芯片连接的技术产品广泛被客户使用。在我们之前提到的Chiplet技术路线应用日益增加的背景下，台积电通过InFO技术为客户提供全方面的技术支持。特别是对于ASIC芯片来说，考虑到ASIC芯片本身所占面积较大，InFO技术成为ASIC厂商普遍愿意采用的封装技术之一。台积电包括InFO、CoWoS和SoIC在内完整先进封测产品矩阵也是台积电除前端制程工艺之外又一重要的竞争优势。

◎ CPO技术

在计算和存储芯片之外，通信芯片对先进封装亦有极大需求。CPO（Co-packaged Optics）是指将之前收发器模块（Transceiver module，包括DSP（Digital Signal Processing数字信号处理）和光纤调制解调模块）和交换模块（Switch module，包括交换Retimer（用于补偿交换通信过程中信号失真）和相应的ASIC芯片）分开封装的技术路线改为统一封装的技术路线。在人工智能数据中心的部署中，为实现不同加速计算单元之间的数据交互，光交换和通信模块大量使用，从而连接不同GPU和ASIC等加速芯片。与计算和存储芯片相似，高效封装通信芯片可以提高数据中心通信效率减少能耗。台积电为博通与迈威尔等光通信芯片设计商的主要制造和封装供应商。

最后，我们认为，对于部分制程节点和封装产能，台积电具备将产能在不同技术间相互转化的能力。历史上，台积电在3纳米制程需求快速上升的情况下，曾经将部分5纳米产能成功转化为3纳米产能。虽然这个转化需要牺牲部分产线的开工时间，且对转化的技术间的协同效应有一定要求，我们相信台积电执行产能转化的能力或可帮助总体前端和后端产能利用率长期处于相对高位。

人工智能应用激发先进制程需求，帮助台积电加速走出周期底部。从历史上看，面对智能手机、云计算、人工智能等终端应用兴起的机遇，台积电通过不断积累技术实力，成功抓住了终端行业机遇。同时，公司先进制程产品在终端追求更快速度、更低能耗和更高效率的趋势下成为推动不同应用需求的关键。2020年之后，随着人们对电子产品的需求激增，台积电亦成为终端消费电子产品周期上行的受益者。但在1H22之后，终端市场出现库存水平过高的现象，设计厂和终端OEM厂商去库存导致需求下降。生成式人工智能技术在4Q22之后的兴起使得GPU/ASIC等高性能计算芯片出现快速上升，先进制程产能再次出现供不应求的情况，帮助台积电很快走出周期下行过程，进入新一轮上行周期。过去很长一段时间以智能手机为主、云业务为辅的对先进制程的需求也开始向智能手机和高性能计算HPC双轮驱动的格局。而DeepSeek等国产高效开源模型的兴起或进一步推升人工智能大模型推理的需求。

我们总结了2007年之后台积电先进制程（先进制程定义随技术变化而变化，一般情况下如果最先进制程节点为N，那先进制程一般定义在N到N+2或者N+3的节点）在几次大的行业周期中的表现。台积电作为先进制程的龙头公司，其先进制程节点需求一直直接受益于终端应用升级而带来的需求提升。

1. 2007-09年，美国次贷危机席卷全球，台积电先进制程完成技术积累

公司在2007年9月进入45纳米的量产，并在2008年完成了45纳米的普及。尽管当时台积电面临相对激烈的行业竞争（英特尔、三星当时最先进制程也是45纳米），但台积电相比竞争对手成立更晚，45纳米的顺利量产标志公司技术根基在逐渐积累，产品推进略快于竞争对手，也为之后的技术超越做铺垫。

2. 2010-17年，智能手机快速普及，高端化升级发展迅速，公司顺利获得苹果A系列芯片独家代工，驱动业绩和股价上涨

全球智能手机出货量从2009年的1.73亿部增长至2015年的14.38亿部，并在2023年前一直保持每年12亿部以上的水平。伴随着出货量暴增，摄像头、5G通信、续航、折叠屏、卫星通信、AI等技术的升级一方面拉动高端机换机需求，另一方面也对处理器提出更高要求，如苹果A7处理器的晶体管数量仅有10亿个，而这一数字在A12已经增加到100亿个，目前最新的A18 Pro的晶体管数量已增长至200亿个。在这过程中苹果对于先进制程芯片的需求亦不断上升。

值得一提的是，从A8处理器（2014年发布）开始，苹果公司就开始将A系列芯片代工的部分订单从三星电子转移到台积电，而从A10芯片（2016年发布）开始，台积电已经成为苹果A系列芯片独家代工供应商。

出货量的增长、高端化升级、代工份额的提升，都是台积电重要驱动力，台积电营业收入在2010-17年均保持同比增长。

3. 2018-1H23，宏观因素扰动下，公司先进制程技术持续突破，奠定之后在AI加速芯片领域的技术优势

2018年以来逐渐加剧的贸易不确定因素，2020-22年间由于公共卫生事件引起的芯片需求波动，2022/23年以来高频次、大规模的加息操作，都在加速全球半导体产业链的重构。然而，伴随着摩尔定律的放缓和智能手机/IoT/HPC对先进制程需求的不断增长，公司在7/5/3纳米制程节点上的技术优势凸显。

这段时间，尽管分别在2022-23年受下游去库存和全球通胀的影响，公司营收在2018年开始仍然实现连续5年的同比增长，在全球晶圆代工份额从2018年的53.2%增长至2023年的59.0%。公司在此期间进一步巩固自身强大护城河，一方面帮助公司较为成功地抵御周期风险，另一方面也为之后在AI加速芯片领域发展奠定基础。

4.1H23至今，受益于生成式人工智能兴起，先进制程供不应求

包括英伟达和博通等设计公司的GPU/ASIC芯片在内的数据中心加速芯片出现爆发式需求。我们认为加速芯片需求是帮助台积电迅速走出之前下行周期的关键驱动。以台积电关键客户英伟达为例，英伟达营业收入从2Q23至今，均保持94-265%的同比增速，英伟达新产品Blackwell芯片或延续之前Hopper芯片趋势。

HPC接棒智能手机，引领先进制程需求继续稳步快速上升

2010-17年智能手机快速普及，高端化升级发展迅速。更值得一提的是，由于当时智能手机相比PC、服务器、汽车电子、消费电子等其他半导体下游应用，一般需要处理更多的复杂任务，并且更新迭代速度更快，因此当时制程最先进的芯片，尤其是标准逻辑/处理器芯片，往往最先搭载在智能手机上。当时的苹果A7/A8/A10系列芯片分别搭载在当时最新款智能手机旗舰机型上，也分别将最先进制程带入28/20/16纳米时代。

2018年之后，智能手机增速放缓，其驱动制程节点的升级也相应放缓。以苹果手机为例：2018年以前，苹果基本保持每一年发布的最新款A系列芯片均有制程升级（2015年发布的A9除外），而从2018年发布的A12芯片（7纳米）开始，这样的规律就被打破，即每一次制程升级延长到两到三年才能完成。A13芯片（2019发布）的制程仍停留在7纳米；A14芯片（2020年发布）的制程升级到5纳米；A15芯片（2021年发布）继续停留在5纳米；A16芯片（2022年发布）采用4纳米，但实际上是5纳米工艺的升级版；A17芯片（2023年发布）才升级到3纳米。至于下一代2纳米芯片，预计要顺延两年到A19系列（2H25发布）。

2022年以后，智能手机和消费电子需求放缓，以及之后AI基础设施建设爆发，带动台积电主要收入从智能手机向高性能计算（HPC，包括数据中心服务器和个人电脑）迁移。台积电在先进制程以及CoWoS封装上的优势明显，使得公司在新赛道上拿到更大份额的同时，也进一步带动ASP和盈利能力的提升。

我们认为，台积电先进制程技术的需求，已经从之前的智能手机为主，转化为HPC和智能手机同时驱动。两种终端应用从一定意义上形成了对台积电先进制程工艺的产能竞争。我们同时认为，两种终端同时驱动先进制程需求或使得台积电收入相较于全球半导体需求更加稳定。

我们以全球半导体销售额从1Q01开始按季度相比回归值的偏离程度，作为全球半导体行业景气度参考，同时将台积电的季度营收做同样处理。具体地说，我们把台积电收入以季度数的指数函数Rev=a*exp(b*t)对台积电的历史销售数据进行拟合，取1Q01为t=0，2Q01为t=1，以此类推。以百万新台币计算得到拟合方程为Rev=34249*exp(0.0305*t)。我们然后计算实际数据和拟合的推算数据的偏离度的百分率，实际数据高于推算数据则认为行业处于上行周期，反之则为下行周期。我们对全球半导体产品销售数据做同样操作，得到拟合方程以百万美元计为Rev=39227*exp(0.0146*t)。

从全球半导体的景气度看，2018年以后，由于台积电基本代表了全球半导体先进制程的绝大多数产能，因此其进入上行周期和下行周期的时间基本与全球半导体的景气度重合。直到2H22之后，受地缘局势、半导体库存高企、全球经济通胀等宏观因素影响，全球半导体行业景气度进入下行周期，而台积电营收却一直处于上行周期，我们认为这很大程度是因为先进制程的下游需求从单一的智能手机转到智能手机和人工智能HPC的原因。全球半导体总体需求跟随智能手机和新能源汽车去库存的过程进入下行周期，而台积电则凭借高性能计算芯片、先进封装等需求爆发对HPC业务的支撑，使自己在先进制程产品价格和出货量上保持上行的趋势。

智能手机仍具有重要意义，有望引领技术进步和应用创新

2010年之后的一段时间以来，智能手机曾是推动先进制程与技术进步的重要应用。以苹果手机为例，iPhone 13 Pro Max到iPhone 16 Pro Max的配置情况展示出，即使在摩尔定律放缓的时期以及智能手机下行周期，智能手机在屏幕、摄像头、电池等方面仍表现出积极的技术升级，内置SoC仍保持一年一次更新，对应主频、制程等参数也相应升级。

台积电率先量产7纳米/5纳米/3纳米等先进制程，第一款5纳米芯片用在苹果A14 Bionic处理器，于2020年10月发布，首次应用于iPhone 12系列。苹果于2023年9月率先推出3纳米的A17 Pro芯片，搭载在iPhone 15 Pro Max和iPhone 15 Pro机型上，2024年9月进一步升级，推出第二代3纳米手机芯片A18和A18 Pro。

正如上文所说，台积电在2010-17年智能手机爆发期成功抓住市场机遇，并在高端化升级过程中率先量产最先进制程的芯片，并不断扩张产能，满足了智能手机对性能和能效的持续需求。同时，公司也并进入苹果、高通、联发科的核心供应链。如今，尽管智能手机市场增速放缓，但智能手机业务依然为台积电贡献主要营收，每年在总营收占比均保持在30%以上的水平。

摄像头、5G通信、续航等技术更新迭代下，全球单价在450美元以上的智能手机出货量占比从2016年的21%增长至2024年的32%。台积电在智能手机先进制程方面已建立较高的技术护城河，这将继续带动晶圆代工行业在先进制程、封装技术等方面的创新。此外，公司在智能手机方面积累的技术和经验有助于拓展至物联网、汽车电子等消费电子领域。

CSP资本开支继续高速增长，HPC为最主要收入驱动力

1H23以来，生成式人工智能的兴起带动人工智能基础设施建设加速。而台积电自2024年3月以来连续12个月一直保持高于30%的同比营收增长。我们统计1Q25及之后市场对于海外云服务商2025年资本开支情况，Visible Alpha一致预期对于微软、META、谷歌和亚马逊（仅统计AWS）四家海外主要CSP 2025 年的资本开支预期较4Q24之后更乐观。我们同时发现，各家CSP的资本开支未受到关税战影响。

◎ 市场对行业资本开支的主要担忧

我们认为，目前市场目前对于行业资本开支最担心的问题主要有二：

• AI应用与变现进展是否理想？人工智能资本开支需求是否减速？

  
  

  我们认为，虽然微软等CSP厂商近期云业务增速有所放缓，但行业短中期人工智能基础设施投入仍将保持相对高位。我们看到，微软Azure收入同比增速从3QFY24的35%降至2QFY25的31%；谷歌云业务增速从3Q24的35%降至4Q24的30%。

  
  

  CSP的云业务增速一定程度反映人工智能在应用方面的增速放缓，但主要CSP管理层在1Q25业绩会上均依然表示将继续保持或加大之前所预测的资本开支指引。

• 高效开源模型的出现是否会对最高端算力芯片需求产生持续负面影响？

  
  

  我们认为，DeepSeek等高效开源模型对整体算力芯片的影响，一方面高端训练芯片需求或随训练复杂度降低而下降，另一方面，模型门槛的降低或增加大模型在推理应用上的需求。

  
  

  总体看，我们倾向于高效开源模型长期或使得对于算力资源的需求增加，即我们认为杰文斯效应（Jevons Paradox）长期成立。

作为HPC的另一组成部分，PC业务受益于周期复苏和Windows升级驱动。根据IDC数据，全球PC（台式机和笔记本）出货量在2020年和2021年受居家办公需求爆发式增长，连续两年同比增长15%。2022年和2023年出货量受前期高基数、以及全球宏观经济等影响同比分别下降17%和14%，PC厂商也经历了两年的去库存时期。2024年全球PC出货量开始恢复平稳增长，出货量同比增长1%。同时，下游PC OEM 库存基本稳定，我们预计全球PC出货量或进一步周期性复苏，并受Window 10周期结束影响2025年或实现3%左右的同比增长。而2026年之后2纳米制程产品或将开始装配在PC产品上。

◎ 中长期看，我们认为，PC或是人工智能在端侧部署最先落地的消费电子终端，而PC处理器亦或在这个过程中进一步升级

和智能手机类似，全球PC亦或继续经历高端化，尤其是处理器配置的升级。以台积电独家代工客户苹果为例，从M1到M4系列，CPU核心数、制程工艺、NPU算力等规格都有明显提升，也驱动了PC处理器平均单价、BOM成本的提升。同时，随着AI应用和高效开源模型的进一步落地，PC或可以充分利用本地计算能力，减少网络传输和云端计算，且具有延时降低、隐私提高、定制化部署能力强等优点，或是人工智能端侧部署的主要平台之一。Canalys预计全球AI PC出货量将从2024年的4800万台增长到2028年的2.05亿台，CAGR达44%。

AMD和苹果几乎所有的个人电脑CPU（以及将来的AI PC）都由台积电代工。我们同时认为，在18A节点能顺利量产之前，英特尔有相当比例的PC CPU仍然由台积电代工。

特色工艺平台响应市场需求，利润率或保持公司平均水平

先进制程的研发需要巨大的资金投入和漫长的研发周期，只有少数行业领导者能够承担得起不断推进技术节点更新的高昂成本。然而，物联网、新能源汽车、通信等其他领域也展现出了显著的市场潜力，推动了包括台积电在内的众多行业参与者积极布局特色工艺领域。除了General Logic（标准逻辑）平台外，在特色工艺平台领域，公司还拥有MEMS（微机电系统）、CIS（图像传感器）、eNVM（嵌入式非易失性存储器）、RF（射频）、Analog（模拟）、HV（High Voltage，高压）、BCD（Bipolar-CMOS-DMOS，双极型互补金属氧化物半导体）等平台。

公司特色工艺平台正逐步从标准的28/40纳米向更先进的7/16纳米工艺靠拢。特色工艺这一转变不仅反映了市场需求的变化，也体现了公司在技术上的持续进步。我们认为台积电标准逻辑平台上的优势或为特色工艺平台提供先进制程芯片提供技术支持。考虑到全球市场大部分特色工艺平台以28纳米或以上制程为主，台积电7/16纳米工艺平台具有技术优势。

除台积电外，三星电子、Global Foundries等国际厂商以及中芯国际、华虹半导体、晶和集成等国产厂商都在积极布局特色工艺。

相对先进制程工艺来说，台积电在特色工艺平台领域面临更多的竞争对手和更激烈的竞争环境。台积电采取的策略是，根据市场需求，就地设厂（其中包括德国德勒斯登，中国内地南京等），发展重点高端定制化客户，在不参与价格战的情况下争取特色工艺平台毛利率达到公司平均水平。

1. 公司各工艺平台介绍

标准逻辑平台是公司最主要的工艺平台之一。

MEMS技术：是一种将电子系统与机械部件集成在微米尺度上的技术，具有小型化、低功耗、集成化的特点，一般用作运动、压力、声音、温度传感器，被广泛应用于消费电子、汽车、工控、医疗等领域。台积电在MEMS技术方面拥有深厚的研发实力，根据Yole Development的统计数据，台积电与赛微电子同属全球MEMS代工第一梯队。

CIS：是摄像头中价值最高的组件之一，负责将光信号转换为电信号，再转换成数字信号，广泛应用于智能手机、汽车电子、安防监控等领域。CIS设计市场的主要份额由索尼、豪威（韦尔股份）、三星占据，其中，台积电是索尼重要的代工合作伙伴，豪威的OV50K、OV50H等产品也来自台积电代工。

eNVM：是一种将非易失性存储器集成在系统芯片（SoC）中的技术，广泛应用于微控制器、智能卡、物联网、汽车电子等领域，具有高可靠性、低功耗和小尺寸的特点。台积电提供多种嵌入式非易失性存储解决方案，eNVM方面具备基于16/12纳米的鳍式场效应晶体管（FinFET）技术。

RF平台：台积电RF平台主要为满足5G、Wi-Fi 6/6E、物联网（IoT）和毫米波（mmWave）等高频通信应用需求而开发，该平台涵盖了从射频前端模块（RF FEM）到射频收发器（RF TRx）的多种应用场景，支持多种通信和雷达应用。台积电在RF领域处于行业领先地位，其RF平台提供了从sub-6 GHz到毫米波频段的全面技术解决方案。

Analog平台：台积电Analog平台能够支持高性能模拟电路的制造，包括电源管理芯片、信号转换器等，广泛应用于消费电子、工控、物联网等领域。

高电压（HV）平台：台积电高电压（HV）平台是其特种工艺技术的重要组成部分，专注于为高电压应用提供优化的工艺解决方案，支持高电压应用的制造，应用于汽车电子、工业控制、显示驱动、面板驱动、AR/VR设备等领域。台积电HV平台提供从0.5μm到28纳米的多种工艺节点。

BCD平台：台积电的BCD平台是一种先进的半导体工艺技术，能够在同一芯片上集成双极型（Bipolar）、CMOS和DMOS器件。这种技术充分发挥了三种器件的优势，广泛应用于电源管理、汽车电子、工业控制等领域。台积电在BCD工艺方面具有国际领先水平，具备高集成度、低功耗、高可靠性的特点，能够提供高性能的功率管理解决方案。

台湾积体电路制造公司（台积电）是全球领先的集成电路先进制程晶圆代工和先进封装解决方案提供者。公司总部位于中国台湾省新竹科学园区，在北美、欧洲、日本、中国内地、韩国、印度等地均设有子公司或办事处，提供全球客户实时的业务和技术服务。

公司针对汽车电子、高性能计算、物联网、智能手机、数字消费电子（DCE）等终端应用市场的快速增长构建了晶圆代工技术平台，为客户提供了最全面且具有竞争力的产品和技术，以缩短客户的设计时间和上市时间。

• 汽车平台（Automotive Platform）：台积电的N7A汽车平台是众多车企使用较多的制程节点，2023年起实现量产，为多家汽车OEM厂商供货。公司汽车平台可提供针对ADAS的CMOS技术、针对5G/毫米波雷达的射频技术、针对下一代MCU/AI存储的NVM技术、高灵敏度CMOS技术、针对PMIC的BCD技术等。

• 高性能计算平台（High-Performance Computing（HPC）Platform）：新兴的AI和5G应用带来对云计算和通信基础设施需求的增长。台积电HPC平台具有领先的工艺技术、连接技术（射频技术、SerDes和光互连）、3DFabric™技术，以及全面的IP生态系统。

• 物联网平台（IoT Platform）：随着IoT、5G、各种边缘物联网应用的兴起，台积电提供全面的物联网平台，采用ULP（ultra-low power）技术以实现低功耗和低漏电应用，包括55/40/28/22纳米ULP工艺技术、低电压（Low Vdd）技术、先进的晶圆级系统整合（WLSI）技术、全面的IP生态系统。

• 智能手机平台（Smartphone Platform）：5G技术彻底改变了无线通信，集成5G边缘计算进一步实现本地化、低延迟、实时应用，5G和AI的结合将使生活更加便捷。台积电具有行业领先的智能手机平台，拥有先进的逻辑工艺技术、特种技术（射频、电源管理IC、传感器、模拟）、晶圆级系统集成（WLSI），以及全面的IP生态系统。

• 数字消费电子平台（DCE Platform）：台积电拥有针对智能数字电视（DTV）、机顶盒（STB）、相机的全面SoC（系统芯片）工艺技术，例如集成CPU/GPU/NPU的SoC人机界面（HMI），支持大型语言模型（LLM）以实现AI搜索。台积电领先的5/6/7纳米FFC技术等已被广泛应用于8K/4K DTV、STB、OTT设备、运动相机和数码单反相机。

• 地缘因素影响台积电转让核心技术，关键竞争对手竞争能力上升影响台积电的市场份额；

• 上下游产业链伙伴受地缘因素影响做出非商业化的决策，影响台积电核心竞争力，或迫使台积电经营偏离技术和商业原则，影响利润水平；

• 主要客户所在地区关税政策的不确定性对公司产品价格和利润率的影响；

• 下游AI需求增长不及预期，大模型变现进度不及预期；

• 先进制程开发进度和技术迭代不及预期，工厂投产速度不及预期；

• 自然灾害使得台积电关键晶圆厂运营受到不可控影响；

• 手机、PC等行业复苏不及预期，除人工智能外其他半导体下游应用在2025年持续疲软。