本文作者：Marvell互联产品管理总监 Annie Liao
PCIe在新兴的人工智能时代中扮演了至关重要的角色。自2003年（PCI Express）问世以来，PCIe一直被用作CPU与计算机子系统之间的通信协议。它的速度逐渐增加，经过20年的发展，我们目前正处于PCIe Gen 5阶段，每条通道的I/O带宽为32Gbps。推动PCIe速度增加的因素有很多，其中最突出的是人工智能（AI）和机器学习（ML）。为了使CPU和AI加速器/GPU能够有效地协同工作，以应对日益庞大的训练模型，它们之间基于PCIe的互连通信带宽需要随着AI模型中参数和数据集的指数增长而扩展。随着每一代PCIe支持的通道数量增加，封装界面和PCB布线的物理限制局限了系统中通道的最大数量。这使得I/O速度增加成为推动每秒数据传输量增加的唯一途径。由AI和ML推动的计算互连带宽需求正在加速向下一代PCIe（PCIe Gen 6）的转变。
自问世以来，PCIe一直使用二级非归零（NRZ）调制。将PCIe的速度提高到第五代是通过I/O速度加倍而实现的。对于第六代，PCI-SIG决定采用四电平脉冲振幅调制 （PAM4），它采用4级信号编码2位数据（00，01，10，11）。从2级信号转变为4级信号而减少的余量也需要使用前向纠错（FEC）来保护，这对于PCIe链路来说是第一次。通过采用PAM4信号和FEC，第六代标志着PCIe从信号和协议层面上的一个拐点。
除了人工智能/机器学习之外，内存和存储的分离是计算应用中的新兴趋势，对基于PCIe的互连应用产生了重大影响。PCIe历来被用于板载和机箱内互连。连接更多面向前端的NVMe SSD是常见的PCIe互连示例之一。随着向灵活资源分配的趋势增加，以及CXL技术的进步，服务器行业现在正在向分离和可组合的基础架构迈进。在这种分离的架构中，PCIe终端设备(End Points)位于远离PCIe根复合体（root complex）的不同机箱中，需要PCIe链路穿越系统机箱。这通常通过直接连接电缆（DAC）来实现，其长度可达3-5米。
CPU或加速器/GPU上的SerDes的传输距离通常限于在机箱内部传输链路。这些新兴的分离应用需要更长的传输距离，因此需要采用其他方法，比如使用昂贵的低损耗板材，或者使用外部Retimer来再生信号。与使用最低损耗PCB材料相比，Retimer提供了一种更加灵活和经济的解决方案。
Retimer延长的传输距离取决于其中接收器的均衡能力。在2023年OCP全球峰会以及本周在圣克拉拉举办的DesignCon’24，Marvell在与TE Connectivity合作的情况下，展示了一根由Marvell的PCIe Gen 6硅芯片驱动的4米铜被动电缆。
以下是该PCIe Gen 6硅芯片演示的端到端通道拓扑结构图以及演示照片。
这根30AWG的4米长铜电缆的端到端误码率（BER）测试结果为1E-11，与PCIe对后FEC误码率要求的1E-6相比，提供了5个数量级的余量。
TE发表的白皮书提供了类似的PCIe链路和演示设置的额外细节。
Marvell是PAM4 I/O领域的佼佼者，在以太网应用中支持高达224G/通道的速度。Marvell利用其在PAM4 I/O领域的深厚专业知识，为其64G PAM4 I/O提供了行业内出类拔萃的均衡性能，优化了PCIe 6的功耗、性能和延迟要求，以满足传输距离延长的应用需求。Marvell SerDes的性能使其能够实现新兴分离应用所需的更长传输距离，并提供大规模部署所需的链路余量以确保稳健运行。PCIe外部连接领域存在着许多令人兴奋的活动，包括PCI-SIG、OCP和SNIA内的多个工作组。预计下一步将是超越被动PCIe电缆的“主动”PCIe电缆（AEC，Active Electrical Cable），它将PCIe Retimer集成到电缆连接器中，以实现更长的电缆传输距离。与此同时，该行业还在研究光学PCIe，旨在扩展外部PCIe连接的传输距离，释放PCIe互连的全部潜力。
计算互连和PCIe正经历着颠覆和快速创新的阶段。Marvell通过提供优化的铜线和光纤连接解决方案，在PCIe互连演进方面扮演重要角色。
