1、功率集成的隔离技术
1.1硅PIC隔离技术
主要有自隔离、结隔离和介质隔离三种方式。自隔离是指用器件结构实现隔离，工艺最简单，但灵活性不够，使用范围有限，而且高温漏电流较大，特别是对与电源和偏置等相关的寄生效应过于敏感，成本适中。结隔离是指用pn结隔离，是目前商业化PIC采用的主流技术。介质隔离占用芯片面积小，电压高且高温漏电流小，但成本较高，工艺较复杂。此外，还有混合隔离、多阱隔离及RESURF隔离等新技术。
图1 PIC中的自隔离
（1）自隔离
如图1a当器件导通时，源、漏和沟道三区都被耗尽区所包围，与衬底之间形成隔离；当器件截止时，漏-衬底间pn结处于反偏，故漏区上的高压又被耗尽区所隔离。常用于耐压较高的SPIC芯片。
图1b LV CMOS中的nMOS管与LDMOS采用了自隔离，pMOS管制作在n阱中，与nMOS管之间采用了pn结隔离，表面处pMOS管与nMOS管采用场氧隔离。这种自隔离只限于LDMOS以及RESURF LDMOS，VDMOS不能采用自隔离。
（2）结隔离
图2a VDMOS制作在n-外延层上，并在n+衬底与n-外延层之间注入n埋层形成漏区，与逻辑电路部分通过pn结实现隔离。
图2b含有双RESURF LDMOS的PIC结构，采用了对通结隔离，即在外延层制作之前和之后，分别在同一位置进行两次扩散，将由从下方扩散形成的 pbot区与上方扩散形成的ptop区对接而成。
图2 PIC中的结隔离
图2c 600V HVCMOS芯片双埋层结隔离结构，其中采用了n/n+双埋层来减小高压端隔离扩散的深度。
（3）介质隔离
图3 改进的VDMOS的介质隔离剖面结构
图3a采用常规的介质隔离，由于VDMOS的n-漂移区较厚，载流子在源、漏区之间传输时经历的路径较长，导致其导通电阻增大，漏极电流减小。图3b在底部增加V形槽缩短源、漏之间的距离，减小了n-漂移区的电阻，有利于提高电流密度，而且当A处源、 漏之间的长度等于或大于B 处源、漏之间的长度时，V形槽的引入不会影响其击穿电压。
（4）混合隔离
图4 PIC中的混合隔离
（5）双阱或多阱隔离结构
图5 HVIC中LDMOS和CMOS的隔离结构
（6）RESURE隔离结构
图6a nLDMOS的n+漏区和高压区域之间用p-衬底进行隔离，n+源区与低压区域之间通过pn结隔离。当加上电源电压时，LDMOS结构n外延层和p-衬底区全部耗尽，使得HVIC的耐压可提高到1200V。pLDMOS的p+源区和高压区域之间用n阱进行隔离，p+漏区与低压区域之间通过pn结隔离。
图6b可以有效地降低衬底漏电流，提高pLDMOS的漏极电流容量。
图6 1200V HVIC的隔离结构
1.2 SOI PIC的隔离技术
主要有硅岛隔离（即台面隔离）、硅局部氧化（Local Oxidation of Silicon，LOCOS）隔离、浅槽隔离（Shallow Trench Isolation，STI）、厚膜深槽介质隔离及复合隔离等。
图7 SOI PIC的隔离技术
（1）硅岛隔离技术
图7a采用刻蚀工艺形成硅岛，由于顶层硅膜的边缘陡直、应变大，此处栅氧容易发生击穿，同时栅极材料残留也会影响互连，造成短路。此外，硅岛两侧会形成寄生的并联晶体管，并且其阈值电压低，使边缘MOS管先导通，导致器件亚阈值斜率增加，功耗增大。
（2）回刻LOCOS隔离技术
图 7b、7c所示。
（3）浅槽介质隔离技术
图7d先通过沟槽刻蚀将顶层硅和埋氧层刻蚀到衬底，然后用SiO2进行沟槽填充， 最后进行表面平坦化处理，形成平坦SOI的表面。
（4）深槽介质隔离技术
图7e为显示驱动用的PIC结构，硅顶层和埋氧层厚度分别为11μm和1μm，高压n LDMOS、pLDMOS及nLIGBT结构之间均采用深槽隔离，需用RIE和多晶回填工艺，并要注意沟槽的深宽比及表面平坦化问题，工艺成本较高。
（5）混合隔离技术
图7f中CMOS的nMOS管和pMOS管之间采用场氧隔离，有源区与衬底之间采用埋氧层隔离。此外，在高压LDMOS的漏区下方的埋氧层开槽，可以使器件同时具有很好的隔离效果和散热性能。
2 设计技术
2.1设计考虑
首先要明确电路的功能，包括控制、接口、过热保护、过电流保护、过电压/欠电压保护、开通和关断等功能；其次，要明确电路的电学指标，包括工作电压、电流、工作频率、工作温度、功耗及可靠性等要求；最后考虑采用什么样封装形式。PIC设计时应综合考虑终端、温度梯度、噪声、寄生参数及隔离工艺等选择。
（1）结终端结构：对于击穿电压高于100V的HVIC，都需要考虑设计结终端结构。为了防止局部电场集中，结终端结构应与元胞结构具有良好的对称性。
（2）热分布：为了维持芯片工作时热对称，所有发热的元器件都要考虑热对称和热均匀性。设计时可沿等温线安置元器件，使其周围的温升对称，以减小芯片内的热反馈，使芯片的特性保持最佳。通常要求将功耗较大的器件与热敏元件分别放置在芯片的两边，并采用相应的补偿技术。
（3）噪声：当PIC中同时含有高压器件、低压模拟和数字控制电路时，放大器的输入端应远离输出级，以减少正反馈。尤其是低噪声、高增益的输入端更要远离输入级，避免或减少噪声注入。接地端和电源端的键合点必须分开。在设计数字和模拟电路接口时，要避免从高压线或传输线引入噪声。
（4）寄生参数：在布局布线时，由于交叉线使信号线与衬底之间存在寄生电容，通常会产生漏电。当存在较大的电压浮动时，该寄生电容会降低器件的工作频率。此外，要注意大电流通路的布线，因为当电流密度很高时，在大电流布线上产生很大的压降。在敏感元件的输入通道中，该压降会引起输入失调电压。
（5）闩锁和天线效应：从可靠性角度，需考虑闩锁效应（Latch up Effect）、天线效应 （Antenna Effect）等对布局布线的影响。
HV CMOS中，采用以下方法抑制闩锁效应：一是增加基区宽度（即nMOS与pMOS间距、 阱的深度）或增加基区掺杂浓度（即增加衬底和阱的掺杂浓度），以减小纵向npn与横向pnp的电流增益；二是采用倒置阱，提高p阱中央区域的掺杂浓度，以减小p阱区的电阻；三是采用低阻衬底和高阻外延层等，并在阱区设p+埋层（图8a），或在MOS两侧增加保护环（图8b）；四是通过增加n阱和衬底接触孔的数量，并减小两者之间的距离，以降低n阱和衬底、电源和地的寄生电阻；五是采用SOI衬底及薄膜工艺。
图8 抑制CMOS闩锁效应的措施
天线效应是指当大面积的金属化层直接与栅极相连时，在金属腐蚀过程中，周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿。采用大面积多晶硅时也可会产生天线效应。修正天线效应的主要措施有两点：一是减小连接栅的多晶硅和金属化层1的面积，如图9aa所示，二是采用第二层金属化层2过渡，如图9b所示。此外，还可以采用如跳线（换层）、加反偏二极管及插入吸收单元等来修正。
图9 修正产生天线效应的措施
PIC的设计流程与VLIC设计基本一致，依次进行系统级设计、功能块划分、利用模型库进行子电路设计、整体设计及版图设计，最后进行设计规则检查（DRC）和电学规则检查（ERC），版图提取（Layou of Extract）、版图和电路图验证（LVS）及后仿真（Post-Simulation）。
2.2 版图设计
（1）确定最小单元电路
最小基本单元可确定为多个，且多个基本单元的规模和形式也可完全不同。
（2）选择图形尺寸
需考虑工艺水平和电学特性两方面的限制。工艺限制包括制版精度、光刻精度、扩散水平等，电学限制包括漏-源穿通击穿电压、铝布线的最大电流密度、pn结反偏时耗尽区的扩展及寄生电容等引起的最小尺寸限制，进而确定设计规则。
3、发展与应用范围
PIC产品包括功率MOS智能开关、电源管理、半桥或全桥逆变器、电机驱动与控制、直流电机单相斩波器、脉宽调制（PWM）专用PIC、线性集成稳压器、开关集成稳压器等已形成系列化产品。
美国将功率集成电路分为运动控制 IC（Motion Control IC）、电源管理 IC（Power Management IC）及智能功率IC（Smart Power IC）三类。其中，运动控制IC主要用于电机 的驱动和控制；电源管理IC主要用于电源的转换和调节；智能功率IC还集成了保护功能，即集驱动、控制及保护电路于一体，或集转换、调节及保护电路于一体。
目前，PIC向高压、高集成化、规范化及智能化发展，最高击穿电压已达1.2kV，输出电流为40A。除了常规SoC外，还发展功率系统芯片（PSoC）。PSoC中还包含功率管理、 电源和功率驱动等IP核，实现智能化控制系统功能。
PSoC 需解决的技术难点是降低系统总功耗。PSoC中核心的功率器件是LDMOS和 LIGBT，其导通损耗和开关损耗也很大。采用三维SJ技术可使LDMOS的Ron降低到常规器件的50%。在LIGBT中，可以采用局域寿命控制技术（H+、He++和质子辐照），或者采用载流子存储层引入载流子存储效应，可获得比LDMOS更低的通态压降和超快速度，从而降低其损耗。