MT Nano：位错驱动分层弛豫

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研究背景

Si_1-xGe_x(0<x≤1)合金具有连续可调的晶格常数和带隙，成本低且容易获得，通过能带工程可以实现比Si更高的载流子迁移率。另外，Si_1-xGe_x合金可作为Ⅲ-Ⅴ半导体、Ge_1-xSn_x等材料的外延模板，用以克服与传统Si工艺兼容的难题。以上特性使得SiGe合金在高速器件、探测器、Ⅲ-Ⅴ材料集成和热电能源转换领域有很好的应用价值。然而，由于Si和Ge之间较大的晶格常数差异，直接在Si上外延高组分的SiGe合金具有一定的难度。同时，过大的晶格失配会在薄膜内产生较强的应力作用，应力的产生和释放直接影响着薄膜的质量和器件的性能，因此应力的弛豫过程也非常值得关注。

 

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全文速览

近日，南京大学芦红教授、邓昱教授等人在期刊Materials Today Nano上发表了题为“A Dislocation-driven Laminated Relaxation Process in Si_1-xGe_x Grown on Si (100) by Molecular Beam Epitaxy”的研究论文。他们采用了一种低温分子束外延方法，成功在Si (100)衬底上直接外延获得了全组分的Si_1-xGe_x(0<x≤1)合金，在此基础上，制备了一系列厚度从20 nm到1200 nm不等的Si_0.4Ge_0.6薄膜。他们发现当该组分的薄膜超过一定临界厚度之后，X-射线衍射(XRD)以及倒空间扫描(RSM)中的薄膜峰均出现了“分裂”，通过二次离子质谱仪(SIMS)排除了组分不均匀的干扰项之后，将这种异常现象的产生归因于薄膜内应力的分层弛豫。进一步，他们使用高分辨透射电子显微镜(HRTEM)对样品截面进行微观表征，结合几何相位分析方法(GPA)分析了薄膜相对于衬底的应变情况，最终提出了一种由位错驱动的分层弛豫机制。

 

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图文导读

 

▲图1 (a) 低温分子束外延制备的不同厚度的Si_0.4Ge_0.6薄膜的XRD谱。当薄膜厚度超过30 nm，Si_0.4Ge_0.6 (004)对称面的衍射峰开始劈裂，并且随着厚度的增加逐渐向Si衬底的(004)衍射峰移动。图中的灰色点虚线和虚线分别代表Si_0.4Ge_0.6薄膜处于完全应变和完全弛豫状态下的衍射峰位置；(b) 厚度为200 nm的Si_0.4Ge_0.6样品的原子力显微镜(AFM)图像，图像显示样品具有光滑的表面，均方根粗糙度为143 pm；(c) SIMS测试结果，显示了薄膜中Si和Ge组分的均匀分布。

▲图2 (a) 分层弛豫的Si_1-xGe_x/Si异质结构示意图。与典型的弛豫机制不同，分层弛豫过程中弛豫主要发生在距薄膜和衬底界面以上约30 nm的区域（弛豫层），而弛豫层与衬底之间的高应变状态的赝晶层得以保留；(b) 以厚度为200 nm的Si_0.4Ge_0.6样品为例，图中展示了(115)非对称面的倒空间扫描(RSM)结果。可以清楚地看到来自薄膜的两个峰，其中接近完全弛豫的称为“R”区，而接近完全应变的称为“P”区，分别对应弛豫层和赝晶层；(c) 根据RSM结果计算得到不同厚度的Si_0.4Ge_0.6薄膜面内(a_∥)和面外方向(a_⊥)的晶格常数，当厚度超过30 nm时，薄膜具有两组晶格常数。P区实心圆点代表保持高应变的晶格，R区空心方块代表弛豫的晶格；(d) 晶格常数随薄膜厚度的变化关系。弛豫层面内和面外方向的晶格常数随着厚度增加而愈接近完全弛豫，赝晶层的晶格常数几乎与厚度无关。

▲图3 (a) Si_0.4Ge_0.6/Si异质结的HRTEM图像。从该截面图中可以直观地看到薄膜的分层现象。薄膜的下层区域较上层稍暗，具有更高密度的缺陷。下层厚度大约为20 nm，与XRD观察到的临界厚度很接近，该层即为高应变的赝晶层。插图是弛豫层某区域被放大后的TEM图像；(b) 对图a进行快速傅里叶变换(FFT)过滤后的图像，可以清楚地看到赝晶层中的位错密度远高于弛豫层。插图为蓝色方框内区域的放大图像，对位错出现的位置做了标记；(c)和(d)是对图a进行几何相位分析(GPA)之后的应变分布图，分别代表了薄膜面内和面外方向相对于Si衬底的应变情况。GPA结果表明了赝晶层内存在剧烈的应变变化，而弛豫层内的应变近似恒定且面内和面外晶格趋于弛豫状态。

▲图4 (a) 弛豫层和赝晶层的弛豫程度随薄膜厚度的变化，分别用蓝色圆点和橙色方块表示。将数据代入Fischer模型拟和得到各层的有效剪应力曲线，在图中用红线虚线画出，p₁和p₂表示剪应力曲线对应的弛豫层和赝晶层的平均位错间距，且p₁>p₂，此结果与上述TEM观察到的图像吻合；(b) 在赝晶层/衬底(P/S)界面和弛豫层/赝晶层(R/P)界面处位错密度差异的示意图。

 

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结论与展望

本文所研究的分层应力弛豫机制是一种非典型的弛豫过程，且该现象只发生在Ge的含量为50%-70%之间，对应SiGe与Si之间的晶格失配度在2%-3%。通过XRD、RSM、TEM等一系列表征，提出了由界面处预埋的位错驱动的分层弛豫机制：

较低的生长温度诱导高密度的位错在薄膜与衬底界面处产生，这些位错成为钉扎中心阻碍了位错的迁移和新位错的形成，导致近衬底的异质外延薄膜保持了较高的应变，从而推迟了薄膜的弛豫。直到薄膜厚度超过一定的临界厚度之后才开始以产生位错的形式发生弛豫，但由于此时的弛豫层与赝晶层之间没有晶格失配，产生的位错密度大幅降低，从而可获得缺陷密度低的接近完全弛豫的薄膜。而赝晶层仍受衬底的作用而保持较高的应变，从薄膜内应变的角度发生了分层弛豫。

研究结果表明，一方面衬底的作用可以通过低温外延中的赝晶层来延续，另一方面该技术可推广到更多的大失配异质结构的生长，通过更自由地控制应变和位错密度，实现更复杂的器件结构。

本工作得到了科技部重点研发计划和自然科学基金委重点项目的经费支持，以及纽约市立大学沈爱东教授的支持。

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作者简介

 夏顺吉

（第一作者）

硕士研究生。2018年于南京大学现代工程与应用科学学院获得学士学位，同年加入南京大学芦红教授课题组担任科研助理从事IV族半导体的分子束外延生长及表征，2020年加入上海科技大学陆卫教授课题组。主要研究领域为III-V族半导体材料的分子束外延生长以及红外探测器的研究。

 

袁紫媛

（第一作者（共））

硕士研究生，就读于南京大学现代工程与应用科学学院，2019年加入南京大学芦红教授课题组，主要研究领域为IV族半导体异质结构的分子束外延生长和界面热输运的测量调控研究。

  

芦红

（通讯作者）

南京大学现代工程与应用科学学院教授，博士生导师。主要研究方向是运用分子束外延技术制备新型半导体异质结构、超晶格材料和器件结构，及其在光电、能源和量子计算等领域的应用。入选“国家海外高层次人才引进计划”青年项目，江苏省“双创人才”。目前已发表文章 110 余篇，拥有多项国际国内专利。

原文链接：

https://www.sciencedirect.com/science/article/pii/S2588842021000328

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