概述
通常来说，我们不仅要用高级综合package RTL，还可以利用内部IP Integrator。本文是一个复杂的FFT数据块的设计，介绍如何设计HLS IP，并且在IP Integrator中使用它来作一个设计——这里生成两个HLS blocks的IP，并且在一个FFT（Xilinx IP）的设计中使用他们，最终使用RTL testbench来验证设计。
这里展示了在IP Integrator中，如何将两个HLS IP blocks跟Xilinx IP FFT结合在一起 ，并且在Vivado中验证设计。
Step 1: 创建 Vivado HLS IP Blocks
脚本完成后，会生成两个Vivado HLS project（fe_vhls_prj和be_vhls_prj），它们都包含Vivado IP。下面展示Vivado HLS IP blocks如何在IP Integrator中集成到设计，并且验证IP。
Step 2: Create a Vivado Design Suite Project
Step 3: Add HLS IP to an IP Repository
Step 4: Create a Block Design for RealFFT
2.双击Fast Fourier Transform IP去打开Re-customize IP，设置Transform Length为512，并选择在Architecture Choice里选择Pipelined, Streaming I/O
3.在Implementation窗口里，将Control Signals设置ARESETN，在Throttle Scheme设置为Non Real Time
5.点击Validate Design，这时会出现一些 warnings，它们是跟FFT的 s_axis_config pin相关。
注意：这里xff的t配置接口悬空，这是因为由于本设计始终运行在默认模式，现在点击OK 关闭messages，然后点击File > Save Block Design。
6.在Sources窗口右击RealFFT.bd，并选择 generate output products，然后在Sources窗口给RealFFT.bd创建HDL Wrapper。
Step 5: Verify the Design
下面就是用realfft_rtl_tb.v验证设计
1.右击Sources窗口里的Simulation Sources，选择Add Sources，在弹出的窗口里选择Add or Create Simulation Sources，然后Add Files，选择Using_IP_with_IPI\lab1\verilog_tb文件夹，并选择Copy sources into the project
本文介绍了如何使用Tcl脚本创建Vivado HLS IP，如何使用IP integrator（IPI）导入创建好的设计，并且包括Xilinx IP和Vivado IP blocks，以及如何在IPI验证设计。
本文转载自：https://blog.csdn.net/weixin_36520607/article/details/53447450，如设计侵权，请私信小编删除。
我们欢迎有意向合作新工科课程改革项目的老师加入Xilinx大学计划，关于联合实验室建设、Vivado软件捐赠、校企共建课程、FPGA师资培训、学生竞赛、学生讲座等联系我们。
联系方式：edu@e-elements.com
E-Elements
FPGA我们是认真的！
