开课时间：
2018年11月28日~2019年01月27日
学时安排：
3-5小时
《计算机系统综合设计》是东南大学计算机科学与工程学院经过十余年着力打造的一门综合性、实践性很强的集中实践环节，该课程曾在2009年获得“教育部-Intel精品课程”。本次发布的这部分课程通过详实的讲解和充实的实验，带你进入CPU设计的殿堂，让你拥有属于自己的具有31条常见MIPS指令的单周期CPU。—— 课程团队
《计算机系统综合设计》是在计算机专业本科阶段所进行的一次综合性的设计实践。本课程的内容分为两大部分，本学期发布的是第一部分（第1章~第14章及预备章节），完成31条指令的单周期MIPS处理器Minisys-1的设计与实现，该部分适合学完“数字逻辑电路”和“计算机组成原理”的本科生进行综合性的课程设计。该部分建议两人为一组完成课程设计。今后将陆续发布第二部分，重点是完成多周期CPU、以流水型57条指令的MIPS处理器为核心的片上系统Minisys-1A SoC的设计和实现，同时兼顾配套汇编器和轻量级编译器的设计。课程的总体目标是培养学生的系统认识能力、系统分析能力和系统设计能力、加强学生实践技能的培养，创新能力和团队合作能力的提高。学生通过本课程的完整学习和实践，无论在理论上还是实践上，在硬件上还是软件上，在系统角度还是应用角度都会得到锻炼。
本课程是一个实践性很强的课程，在课程中除了讲解设计的理论基础和设计上应该注意的问题，留有很多的实验给大家。本课程的实验和分为设计实验和跟做实验。大家只有在学习课程内容、查找相关资料的基础上，认真完成这些设计实验，并认真跟着课程视频完成跟做实验，才能真正得到锻炼，完成课程的要求。
通过设计实验、跟做实验，完成单周期Minisys-1CPU的实现，有实验板的情况下要求能下载到指定的实验板上运行。没有实验板的，要能做到仿真正确。
预备章节，通过一个具体的范例交互大家使用Vivado
学会VIVADO-03-学会仿真、综合、实现和下载
学会VIVADO-01-自制一个八进制计数器IP核
学会VIVADO-02-创建跑马灯项目
01-计算机系统综合设计概述
01-计算机系统综合设计概述（1）
01-计算机系统综合设计概述（2）
02-Minisys-1的寄存器和指令系统
02-Minisys-1的寄存器和指令系统(1)
02-Minisys-1的寄存器和指令系统(2)
03-Minisys-1Minisys-1的典型指令详解
03-Minisys-1Minisys-1的典型指令详解（1）
03-Minisys-1Minisys-1的典型指令详解（2）
04-Minisys-1单周期CPU的数据通路设计（上）
04-Minisys-1单周期CPU的数据通路设计（上）（1）
04-Minisys-1单周期CPU的数据通路设计（上）（2）
05- Minisys-1单周期CPU的数据通路设计（下）
05- Minisys-1单周期CPU的数据通路设计（下）（2）
05- Minisys-1单周期CPU的数据通路设计（下）（1）
06-Minisys-1单周期CPU控制器的设计
06-Minisys-1单周期CPU控制器的设计(1)
06-Minisys-1单周期CPU控制器的设计(2)
控制器的设计仿真时序
07-Minisys-1单周期CPU时钟的设计
07-Minisys-1单周期CPU时钟的设计
时钟的仿真时序
08-Minisys-1单周期CPU取指模块的设计
08-Minisys-1单周期CPU取指模块的设计（2）
08-Minisys-1单周期CPU取指模块的设计（1）
提交设计的取指单元仿真的时序图
09-Minisys-1单周期CPU译码模块的设计
09-Minisys-1单周期CPU译码模块的设计（1）
09-Minisys-1单周期CPU译码模块的设计（2）
提交设计的译码单元仿真的时序图
10-Minisys-1单周期CPU执行模块的设计
10-Minisys-1单周期CPU执行模块的设计（2）
10-Minisys-1单周期CPU执行模块的设计（1）
提交设计的执行单元仿真时序图
11-Minisys-1单周期CPU存储模块的设计
11-Minisys-1单周期CPU存储模块的设计
提交设计的存储单元仿真时序图
12-Minisys-1单周期CPU简单接口的设计
12-Minisys-1单周期CPU简单接口的设计（1）
12-Minisys-1单周期CPU简单接口的设计（2）
13-Minisys-1单周期CPU的顶层封装实现与下载
13-Minisys-1单周期CPU的顶层封装实现与下载（1）
13-Minisys-1单周期CPU的顶层封装实现与下载（2）
提交设计的单周期CPU仿真时序图
14-Minisys-1汇编语言
14-Minisys-1汇编语言
15-Minisys-1汇编语言程序设计
15-Minisys-1汇编语言程序设计（3）
15-Minisys-1汇编语言程序设计（1）
15-Minisys-1汇编语言程序设计（2）
该课程的第一部分（第1章~第14章及预备章节）先修课为《数字逻辑电路》（含Verilog HDL语言）、《计算机组成原理》，第二部分还需要的先修课是《微机系统与接口技术》、《嵌入式系统原理与应用》、《C++程序设计》、《编译原理》。
完成单周期Minisys-1CPU的设计与实现，有实验板的情况下要求能下载到指定的实验板上运行。没有实验板的，要能做到仿真正确。
1. 杨全胜、翟玉庆、王晓蔚、吴强、张志政. 计算机系统综合课程设计.北京：清华大学出版社，2008.2
2. 李亚民. 计算机原理与设计-Verilog HDL版. 北京：清华大学出版社，2011
3. （美）David A. Patterson, John L. Hennessy. 计算机组成与设计（英文版，第4版）. 北京：机械工业出版社，2010
4. 任国林主编．计算机组成原理．第2版．北京：电子工业出版社，2018
5. 袁春风主编．计算机组成与系统结．第2版．北京：清华大学出版社，2015
6. 夏宇闻. Verilog数字系统设计教程. 北京：北京航空航天大学出版社，2004
Q : 每周3-5小时的学时安排包括哪些方面？
A : 由于这是一门实践课程，因此每周3-5小时学时实际上包括看视频学习的时间和自己在线下做实验的时间。
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