2018年6月14日，张志勇-彭练矛课题组以“作为高能效和高性能电子开关的狄拉克源场效应晶体管”（Dirac-source field-effect transistors as energy-efficient, high-performance electronic switches）为题，在线发表（first release）狄拉克源晶体管结果于《科学》（Science，DOI: 10.1126/science.aap9195）。
第一作者是北京大学信息科学技术学院博士后邱晨光，共同通讯作者是张志勇教授和彭练矛教授；其中，来自香港大学物理学系的刘飞博士和麦吉尔大学物理学系的郭鸿教授提供了理论仿真支持；北京大学化学与分子工程学院的彭海琳教授课题组提供了部分石墨烯材料。
集成电路的发展已经由性能和集成度提升为主转变成以降低功耗为主，而降低功耗的最有效方法是降低工作电压。互补金属氧化物半导体（complementary metal-oxide semiconductor, CMOS）集成电路（14/10纳米技术节点）工作电压已经降低到了0.7V，而 MOS晶体管中亚阈值摆幅的热激发限制（60 毫伏/电流量级）限制了集成电路的工作电压不能低于0.64V。要进一步推动CMOS技术发展，实现超低功耗的集成电路，必须突破常规的MOSFET的热激发机制对亚阈值摆幅的限制，实现亚阈值摆幅小于60毫伏/量级的新型晶体管。
目前已实现亚阈值摆幅小于60毫伏/量级的晶体管主要有隧穿晶体管（Tunneling FET）和负电容晶体管（Negative Capacitance FET）。隧穿晶体管中的隧穿结大大降低了驱动电流，已实现亚60毫伏/量级亚阈值摆幅的隧穿晶体管的最大开态电流不到正常晶体管的1%，这使得器件和电路的工作速度大大降低，缺乏使用价值。负电容晶体管一般采用铁电材料作为栅电容，能同时实现低于60毫伏/量级的亚阈值摆幅和高的驱动电流，但是器件存在速度慢、稳定性不好和不宜集成的问题。 因此，集成电路的进一步发展所需的超低功耗晶体管，不仅需要实现室温下亚阈值摆幅小于60毫伏/量级，同时保证开态电流足够大，而且还需要性能稳定、制备简单。
1. MOS场效应晶体管(FET)的关断机理
FET晶体管源端的热激发效应使得一部分载流子的能量高于沟道势垒，从而形成漏电流。因此MOSFET器件的亚阈值摆幅极限由源端载流子能量分布（热激发的带尾）情况所决定，载流子的分布由能态密度（单位能量的状态数）和费米分布函数（状态被填的几率）的乘积来决定。传统晶体管中的源端材料主要是中掺杂半导体或者金属，其态密度随着能量的增加而增加，导致费米能级上载流子浓度随能量的衰减比费米分布函数慢，从而使得室温下（300K左右）MOSFET的亚阈值摆幅大于60毫伏/量级。如果采用一种新的源端材料，其载流子态密度随着能量增加而减小，那么费米能级上的载流子浓度就会比费米函数衰减更快，有可能实现室温下（300K左右）MOS晶体管的亚阈值摆幅小于60毫伏/量级。
图1：MOS场效应晶体管（FET）的关断机理
2. 狄 拉 克 源 晶 体 管
北京大学纳米器件物理与化学教育部重点实验室张志勇-彭练矛课题组重新审视了MOS晶体管的关断机理，提出了一种新的超低功耗晶体管：狄拉克源晶体管（Dirac source-FET, DS FET），即采用态密度能量减小（热载流子较少）的材料作为源端来构建晶体管，实现室温下亚60毫伏/量级的场效应晶体管。具体来说，研究人员采用具有特定掺杂的石墨烯作为源端，作为一个“冷”的电子源，用碳纳米管作为有源沟道，并采用高效率的顶栅结构，构建了新型的狄拉克源晶体管。为了演示狄拉克源的效果，构建了一个控制源端石墨烯掺杂的控制栅（见图2， control gate），对于p型晶体管，当控制栅加0V或者正电压时，源端石墨烯费米能级在价带，晶体管处于正常工作模式，室温下亚阈值摆幅大于60毫伏/量级；如果控制栅加负电压，源端石墨烯费米能级在导带（空穴浓度随能量增加而减少），晶体管处于DS工作模式，室温下亚阈值摆幅小于60毫伏/量级。变温测量结果显示DS-FET的亚阈值摆幅与温度呈现明显的正比关系，表明关断晶体管的是传统的热发射机制，而不是隧穿机制。
图2：狄拉克源晶体管演示效果图像
在此基础上，研究人员采用n型掺杂的石墨烯作为源端，采用p型碳纳米管作为有源沟道，实现了只需要单个栅电极工作的狄拉克源晶体管（图3），能够在室温工作环境下简单、稳定的实现40毫伏/量级的亚阈值摆幅，研究人员还将DS-FET的沟道长度缩减到了15纳米，仍然很好的展示了亚60毫伏/量级的亚阈值摆幅。
图3：单个栅电极工作的狄拉克源晶体管
最为重要的是，狄拉克源晶体管在开启状态下不存在大的势垒，电流相对于传统器件没有明显降低。因此，狄拉克源晶体管还具有与传统MOSFET相比拟的驱动电流，远远高于隧穿晶体管，且其SS<60 mV/量级所跨的电流范围更大，作为亚60 mV/量级的关态和开态特性综合指标的关键参数（即SS=60 mV/量级时的电流）I60=10 μA/μm，是已发表的最佳隧穿晶体管的2000倍，完全达到了国际半导体发展路线图（ITRS）对亚60 mV/量级器件实用化的标准。典型狄拉克源晶体管在0.5 V工作电压下的开态电流和关态电流均与英特尔公司14 nm技术节点CMOS器件（在0.7 V工作电压下）相当；这表明狄拉克源晶体管能够满足未来超低功耗（Vdd<0.5 V）集成电路对晶体管的需要。而且，这种狄拉克源的器件结构不依赖于半导体材料，有望用于传统CMOS晶体管和二维材料的场效应晶体管，是一种普适的器件结构。
图4：狄拉克源晶体管测试图像
狄拉克源晶体管的发明突破了晶体管室温亚阈值摆幅在热发射理论极限为60 mV/量级的传统器件物理概念，提供一种能够实现室温下亚60 mV/量级的亚阈值摆幅；与此同时，还能保持普通晶体管的高性能器件结构，有望将集成电路的工作电压降低到0.5 V及以下，为3 nm以后技术节点的集成电路技术提供解决方案。
相关研究得到国家自然科学基金创新研究群体、国家重点研发计划“纳米科技”重点专项，以及北京市科学技术委员会等资助和支持。
http://science.sciencemag.org/content/early/2018/06/13/science.aap9195
作者：张志勇
责编：Jane Chou
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