北京大学彭练矛院士、邱晨光研究员、刘飞研究员等人发表了题为“Realizing Boltzmann Switching Limit in Carbon Nanotube Transistors through Combating InterTube Electrostatic Coupling”的工作于ACS Nano期刊上。
集成电路已发展至亚3nm技术节点，硅基金属-氧化物-半导体（MOS）场效应晶体管（FETs）的尺寸持续缩小，正逼近其物理极限。碳纳米管（CNT）以其原子级超薄结构和独特的电学特征被广泛认为是一种有前景的后硅材料，有望在提升晶体管性能的同时降低功耗。在各种CNT构型中，高纯度定向排列的碳纳米管（A-CNTs）是最佳选择，能够提供驱动先进集成电路所需的强电流密度。利用高密度A-CNTs，所制备的晶体管在长沟道时展现出卓越的电学性能。
然而，当沟道长度减小至30nm以下时，采用传统的单栅（SG）结构，制造的短沟道A-CNTs晶体管存在着显著的关态性能衰减问题。实验结果较大偏离理论，目前领域对A-CNTs晶体管关态性能退化的根本物理机制缺乏深入理解。
在本研究中，作者证实了导致短沟道A-CNTs晶体管性能退化的主要原因是相邻高密度CNT的静电耦合效应。并且发现：1）CNT堆叠导致相邻碳管间隙中的电荷富集，并引发了显著的带隙变窄（BGN）效应；2）常规的SG结构无法有效控制堆叠CNT的静电特性，因为上层CNT会屏蔽栅极电场，导致上-下层CNT之间出现异步栅极调制。这进一步导致BGN、亚阈值摆幅（SS）恶化以及显著的泄漏电流。为此，作者引入了一种高效的双栅（DG）结构，通过引入纵向对称栅电场，显著抵抗BGN效应，并使得A-CNTs晶体管的SS达到玻尔兹曼热电子极限（60 mV/dec），实现了超过106的电流开关比。作者制备的10nm超短栅长A-CNTs双栅晶体管表现出优异的电学性能，包括超过1.8 mA/μm的饱和电流密度、2.1 mS/μm的峰值跨导以及低至10 nW/μm的静态功耗。首次将高密度阵列碳管晶体管的开关特性提升到业界集成电路的先进节点标准。
堆叠碳纳米管的带隙变窄效应
图1. A-CNTs的材料表征及DFT仿真的能带结构。（a，b）精准排列和堆叠CNT的截面TEM图像。（c，d）A-CNTs表面形貌在加工前（c）和加工后（d）的AFM图像。（e）显示CNT间距不均匀的TEM图像。比例尺：3 nm。（f）基于第一性原理推导的CNT间隙电荷密度差，范围从7Å到3.5Å。（g，h）来自DFT计算的均匀排列CNT（g）和堆叠CNT（h）的能带结构。
阵列碳纳米管晶体管的能带结构和电荷传输仿真
图2. TCAD器件模拟。（a，b）单栅和双栅结构中堆叠CNT配置的计算电荷密度差（左）及对应能带结构（右）。（c）堆叠CNT的带隙随电场变化的关系。（d）堆叠CNT SG-FETs的示意图。（e）SG-FETs的TCAD模拟结果，显示开态和关态下的局域态密度、电流密度谱及能带结构。（f）不同栅极电压范围（0.2 V至-0.5 V）下的能带结构。（g）堆叠CNT DG-FETs的示意图。（h）DG-FETs的TCAD模拟结果。（i）不同栅极电压下DG-FETs的能带图。（j，k）SG和DG晶体管配置中堆叠CNT的实际空间电流密度分布。（l）线性坐标系中SG和DG结构的堆叠CNT在开态下的实际空间电流密度分布。（m，n）SG和DG架构中采用堆叠与排列CNT的晶体管模拟传输特性。（o，p）亚阈值摆幅和开/关比的缩放趋势，分别对应SG（蓝色）和DG（红色）结构。
基于高密度阵列碳纳米管双栅晶体管的制备与表征测试
图3. A-CNTs的DG-FETs的器件结构与电学特性。（a）基于A-CNTs的DG-FETs结构示意图。（b）A-CNTs沟道区域SEM图像，比例尺：200nm。（c，d）DG-FETs的截面TEM图像及EELS分布图。（e）典型10nm栅长的DG-FET转移特性曲线，并与SG-FETs进行对比。（f）在Vds = -0.1V时SS与ID的关系。（g）输出特性曲线。（h）Vds = -0.6V时栅极电压与跨导特性。
阵列碳纳米管的双栅和单栅晶体管的接触区和沟道区表征与统计分析
图4. A-CNTs晶体管中DG和SG的SS及接触电阻（Rtotal）数值统计。（a）A-CNTs双栅晶体管的接触区与沟道区（虚线框标示）结构示意图，附带TEM图像突出显示接触区（绿色）与沟道区（紫色）。（b）分别采用DG与SG结构的五组输出曲线（仅选取各晶体管最大栅极电压下的曲线）。展示DG与SG器件在肖特基势垒调制下的能带结构模拟结果。（c）DG与SG结构总接触电阻的统计对比。（d）DG与SG晶体管的转移特性曲线。（e）两种结构的SS分布（箱线图）。
与先进的碳纳米管晶体管进行基准测试
图5. DG-FETs与其他先进器件的性能基准对比。（a）采用顶栅长为10-50nm的典型转移特性曲线，对比已报道最佳开关特性的SG-FETs（30-100nm）。（b）DG-FETs与其他先进CNT晶体管的SS vs ID对比图。（c-e）DG-FETs与已报道的CNT晶体管及英特尔10/14nm节点鳍式场效应晶体管在SS（c）、DIBL（d）和Ioff（e）方面的尺寸缩放趋势。（f）CNT晶体管在不同源极电压下的开态电流密度与关态电流密度对比，并与其他已报道的CNT晶体管及英特尔产品进行比较。在此，开态电流密度表示在最高栅极过驱动状态下测得的最大导通电流，而关态电流密度则代表最小关断电流（HP：高性能）。（g）功耗性能对比：展示本工作制备的10nm DG-FETs与已报道的CNT SG-FETs在静态功耗（Pstatic）与动态翻转能量（Edynamic）方面的数据对比。
传统的SG结构无法有效控制堆叠的CNT，因为上层CNT会屏蔽栅极电场，导致上-下层之间出现场调控不同步的现象，从而引起场致带隙变窄效应，这使得SG-FETs的亚阈值特性较差且存在显著漏电流。本研究表明高效且电场对称的DG结构能有效关闭堆叠的CNT沟道并缓解BGN效应。所制备的10nm栅长DG-FETs基于高密度A-CNTs沟道材料，实现了接近玻尔兹曼热极限——60 mV/decade的亚阈值摆幅。此外，这些DG-FETs展现出超过1.8 mA/μm的饱和电流密度、超过6个数量级的电流开/关比和2.1 mS/μm的峰值跨导。增强的沟道控制在DG结构中有效抑制了泄漏电流，改善了开关特性并降低了功耗（Ioff小于0.1 nA/μm；静态功耗低至10 nW/μm）。本研究从晶体管核心机理入手，优化了碳管器件的静电结构设计，助力其迈入先进集成电路应用领域。
北京大学邱晨光、刘飞为论文通讯作者，博士生吕金帅、周航、崔智一为论文共同第一作者。相关工作得到了科技部国家重点研发计划、基金委优青项目、腾讯新基石基金等支持。北京大学微纳加工实验室提供了器件制备平台。
文章信息：
https://doi.org/10.1021/acsnano.5c11504
撰稿|课题组
