过去二十年，硬件计算能力增长约 6 万倍，平均每两年翻三倍，而数据互联增长却慢了两到三个数量级。这导致在 AI 训练中，瓶颈往往不是“算不动”，而是“传不动”。大量计算单元时间花在等待数据上，使带宽成为关键限制。
以太网在延迟和可靠性上快速演进，800G 已逐渐普及，1.6T 标准正在成型，未来在 AI 数据中心的占比将持续提升。随着速率提高，调制方式也在变化：50G 以下仍以 NRZ 为主，高速 SerDes 多采用 PAM4，下一代速率可能达到 224G 或更高，是当前研究重点。
不仅 GPU 之间需要高速互联，节点间的数据交换同样庞大，推动高速互联技术不断升级。这种带宽提升的背后，是交换芯片总带宽提升约 80 倍、SerDes 速率从 10G 到 112G 的多代演进，以及端口数量的激增。
目前主流交换芯片已达到 51.2T，部分产品开始尝试更高速率的 SerDes，224G SerDes 标准制定也在推进，包括 XSR、VSR、MR 和 LR 等应用场景，为 AI 和数据中心应用实现更高处理速率和系统容量铺路。
在推动 SerDes 速率不断提升的过程中，行业面临功耗、IO 密度、通道损耗和电气连接长度等多维挑战。总体来看，提升系统带宽主要有三条路径：一是直接提高符号速率，但会显著增加通道带宽压力；二是增加通道数量，扩展总带宽，但同时提升系统复杂度和 IO 密度；三是提高调制复杂度（如从 PAM4 到 PAM6/PAM8），每符号承载更多比特，但会增加芯片复杂度、功耗，并对均衡、CDR、SNR 及眼图开度提出更高要求。
如果想达成单通道超越224Gbps的目标，不外乎从以下三方面入手：
1.
提高符号速率直接提升带宽，但对通道支撑能力要求极高。
2.
复杂调制可在保持单位速率不变的情况下提升传输效率，但会带来更高设计难度和信号延迟。PAM4 已广泛应用于 224G SerDes，并在未来 448G SerDes 的研究中仍具吸引力。更高阶调制会显著增加处理复杂度和延迟，AI/ML 场景下应用受限。
3.
缩短通道长度或引入光信号传输是缓解损耗的有效手段。目前 224G SerDes 已能满足 LR （长距离）目标，但未来更高速率的 SerDes，其通道目标和损耗尚不明确。短距离传输可通过CPC（共封装铜互联），而进一步提升速率则可能转向CPO（共封装光学）。
可以预见，在迈向更高速 SerDes 的道路上，芯片、通道和系统架构的多维协同优化，将成为行业必须面对的综合挑战。
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这使得以太网系统设计不再局限于“当下方案”，而是能够提前对未来架构进行评估与布局。
在 AI/ML 驱动的海量数据传输需求下，SerDes 与以太网技术正以前所未有的速度演进。Beyond 224G，所面对的已不只是单纯的速率提升，而是一次覆盖 通道、封装、架构与设计方法 的系统性升级：从 PCB 走线到先进封装，从电互联到光互连，高速以太网设计正在变得更加复杂，也更加依赖系统级协同与前瞻性评估。
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