大数跨境
0
0

晟联科亮相工博会,高速接口 IP 创新引关注

晟联科亮相工博会,高速接口 IP 创新引关注 晟联科半导体
2025-09-26
0
导读:为半导体产业的自主化、高端化发展筑牢 “核心基座”

9月23日,第 25 届中国国际工业博览会(CIIF)在国家会展中心盛大举办!本届工博会以“工业新质 智造无界”为主题,设置九大专业展区,吸引超2000家企业汇聚一堂,共话工业与半导体产业未来发展方向。



作为高速接口 IP及解决方案领域的创新力量,晟联科携三大核心技术成果亮相,112G/56G SerDes、PCIe 6.0、32G/16G UCIe 三大展品引爆关注,更迎来领导莅临指导,用技术实力书写行业创新答卷。


CIIF2025

晟联科IP,筑牢数据“核心基座”

为适配 Chiplet 芯粒技术发展、AI 算力集群扩容等需求兴起,晟联科凭借持续的研发投入与市场实践沉淀,构建起涵盖低功耗、低延时的高速接口IP及解决方案,成为高性能计算HPC、数据中心 、服务器芯片等领域的可靠伙伴。


CIIF 2025 X 晟联科

▲晟联科高速接口 IP及解决方案展示

晟联科此次重点展出的112G SerDes IP,是团队近期在高速接口领域的代表性成果。112G SerDes支持 42dB@112G PAM4 长距离传输。不仅可以实现芯片间的 Chip-to-Chip 高速互连,让分布式运行的多Die集成为一颗高性能运行的芯片,做到低延时,高速率。还能覆盖芯片模组、背板到直连电缆的高速传输,完美适配 HPC SoC 同构/异构架构。

 

同步亮相的还有国内首款商用发布的PCIe 6.0 IP,能够在高插入损耗信道下实现可靠传输,每通道支持64GT/s的传输速率,可配置到16条通道。

 

32G/16G UCIe是芯片互联的 “协同桥梁”。晟联科现场展示了16G UCIe IP在不同损耗信道下优异的眼图数据,提供Debug/CP/FT测试、错误注入、实时眼图扫描、多种Loopback模块。

CIIF2025

多位领导莅临指导,肯定落地价值

展会期间,晟联科展位还迎来浦东新区副区长李慧(图1)、浦东新区科经委主任汪潇(图2)、张江科建办集成电路产业处杨伟民(图3)等多位领导的关注和指导。

>>左右滑动查看更多


领导们在展台前驻足,认真听取了晟联科关于 112G SerDes、PCIe 6.0、32G UCIe IP的技术特点、应用场景及产业化进展的介绍,尤其关注了产品在高性能计算、数据中心等应用中的落地价值,对晟联科在高速接口 IP 领域的技术创新成果给予高度认可。同时鼓励晟联科持续深耕核心技术,加快技术成果转化,助力我国高端芯片与工业电子领域的自主可控发展。领导的肯定与指导,为晟联科未来的创新发展注入了强劲信心。

CIIF2025

以创新破局,赋能产业智能升级

依托本次工博会展现的技术成果,晟联科未来将持续以市场需求为导向,深耕高速接口 IP 核心技术,满足客户对海量数据传输的高可靠、低功耗和低延迟的需求,以技术创新为半导体产业高质量发展提供关键引擎。


本次工博会持续到9月27日

#晟联科#

5.2H 馆E122

张江科学城展区

国家会展中心(上海)

期待您的莅临


往期推荐

1

D&R | 聚焦晟联科:以高速互连接口IP方案赋能Scale-up 生态

2

AI浪潮下,晟联科如何通过Die-to-Die技术实现高速的数据互联?

3

晟联科赋能大算力芯片C2C和D2D高速接口IP整体解决方案

4

晟联科三大IP组合齐亮相,重塑国产高速接口IP性能



【声明】内容源于网络
0
0
晟联科半导体
晟联科:加速算力的高速接口 IP 供应商。市场覆盖数据中心、5G和车载,IP 赋能交换机、光模块、GPU、DPU、CPU、AI。2014年起自主研发,拥有单通道100G DSP核心技术,超1亿条通道已在世界500强客户芯片和系统设备中出货。
内容 39
粉丝 0
晟联科半导体 晟联科:加速算力的高速接口 IP 供应商。市场覆盖数据中心、5G和车载,IP 赋能交换机、光模块、GPU、DPU、CPU、AI。2014年起自主研发,拥有单通道100G DSP核心技术,超1亿条通道已在世界500强客户芯片和系统设备中出货。
总阅读17
粉丝0
内容39