预约从速！晟联科 PCIe 6.0 深度解密，破解互联落地关键

根据 Verified Market Reports 最新数据显示，2024 年全球 PCIe IP 市场规模已达 120 亿美元，预计到 2033 年将攀升至 350 亿美元。

而驱动这一增长的核心引擎，正是 PCIe 6.0 技术的商业化落地。作为衔接新一代计算架构的关键互联标准，它不仅解决了 CPU 与 GPU、加速器之间的 “数据搬运” 瓶颈，更能作为CXL互联生态的基石，为异构计算和资源池化铺平了道路，将随着 AI 服务器、800G 网络设备、下一代 NVMe SSD 的规模化部署，正式步入爆发性增长周期。

▲ PCIe 6.0 市场趋势

信息来源：www.verifiedmarketreports.com

晟联科作为国内领先的IP及解决方案提供商，率先实现了PCIe 6.0 IP的商用化，依托完全自主研发的核心技术体系，晟联科 PCIe 6.0 IP 解决方案以 “高插损适配、低功耗设计、高性能传输” 为核心优势，为数据中心、AI 计算等高性能场景提供稳定可靠的互联支撑。

晟联科PCIe 6.0 IP 解决方案基于数模转换（ADC）+ 数字信号处理（DSP）架构，提供 PHY+Controller 全栈解决方案，每条链路最高可支持64GT/s的传输速率，可灵活配置 x1/x2/x4/x8/x16 通道宽度，每通道兼容 2.5、5、8、16、32 及 64 GT/s 多速率传输，适配从边缘设备到高端加速器的各类应用需求。方案采用 512b AXI 总线架构和 32b（Gen5）/64b（Gen6）PIPE 接口，实现高速传输与低延时的完美平衡，且经过预集成、预验证，能显著降低系统级调试风险，加快产品上市步伐。

针对服务器背板、长距离互联等高发的高插入损耗场景，晟联科 PCIe 6.0 PHY IP具备卓越的长通道（Long Reach）驱动能力，能在高信道损耗下保持稳定传输，完全满足 LR Gen6 标准要求。

在信号完整性优化上，晟联科集成了自适应且可配置的接收端均衡技术（CTLE+FFE+DFE），尤其值得关注的是，其时钟数据恢复（CDR）电路具备极强的稳定性，即便在误码率高达 1% 的极端信号环境下仍能保持锁定，极大保障了系统基础设施的连续可用性。

▲晟联科 PCIe 6.0 PHY IP Real Time Eye Diagram

晟联科基于先进的 N7/N6 工艺节点，对 PCIe 6.0 IP 进行了深度的 PPA（性能、功耗、面积）优化。提供低功耗、低延迟和优化的面积优化的解决方案，为客户释放更大的系统设计空间。

作为核心 IP 完全自主研发的本土企业，晟联科 PCIe 6.0 解决方案具备安全可靠、自主可控的核心优势，可深入响应早期客户的需求。晟联科具备数千万级别投入的创新实验室，拥有67GHz网分、封装级别探针台、高速示波器、误码仪、高速信号发生器和频谱仪等设备，助力SI/PI测试验证。同时拥有多种 Debug 手段，能快速定位并解决硅后问题，本地化团队响应及时。

为进一步释放 PCIe 6.0 的技术潜力，为全球客户提供更完善、更具竞争力的解决方案，晟联科还与全球领先的芯片和硅 IP 提供商 Rambus 进行深度合作，推出 “晟联科 PHY + Rambus Controller” 联合解决方案。

双方凭借在 PHY 与 Controller 领域的成熟技术积淀、先进工艺互认证保障及端到端优化能力，既实现了低风险的开箱即用体验，又以业界领先的 PPA 表现与全流程技术支持，助力客户显著缩短上市周期、抢占市场先机。