PCIe：高速互连的核心动力
在现代服务器、PC、GPU 加速卡和嵌入式系统中，PCI Express（PCIe）已成为核心高速互连技术。CPU 与 GPU、SSD、网卡或 AI 加速器之间的数据传输，都依赖 PCIe 链路实现低延迟、高带宽。随着人工智能、高速网络和边缘计算等应用对数据吞吐量的需求不断增长，链路稳定性直接决定系统性能能否充分释放。
PCIe 技术的发展遵循着一个非常明确的规律：每一代带宽几乎翻倍。
从最早的 2.5 GT/s，到 Gen5 的 32 GT/s，再到 Gen6 / Gen7 的 64 GT/s 和 128 GT/s，以及规划中的 PCIe 8.0 的 256 GT/s，数据速率每一次跃升都给设计者带来了新的挑战。
规划中的 PCIe 8.0 规范目标数据速率提升至 256 GT/s，将通过 x16 配置实现双向传输高达 1 TB/s。同时，PCIe 8.0 保持了对前代标准的向后兼容性，并通过新连接器技术、前向纠错机制（FEC）以及低延迟优化等手段，确保链路的可靠性与能效。
随着 PCIe 速率持续攀升，通道设计正面临前所未有的挑战。在几十 GHz 的高频条件下，原本容易被忽略的物理细节会被显著放大，直接影响链路性能。与此同时，为突破 NRZ 的物理极限，PCIe引入 PAM4 调制以继续提升传输速率。但 PAM4 也带来了新的代价——接收端眼图高度显著降低，信噪比损失接近 10 dB。
在这样的背景下，前端信号完整性仿真的价值愈发凸显。通过系统级仿真，工程师可以在设计阶段提前评估物理结构和制造工艺的影响，并验证均衡算法的有效性，避免将问题留到样机测试阶段。
从“日常工作”到遇到的挑战
在工程实践中，PCIe 的高速链路给工程师带来了几类典型问题：
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版图规则都遵守了，但仿真结果不符合预期
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指标只差一点，但难以调整回目标值
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测试结果与仿真不一致，问题难以复现
KDF2025 分享的一个真实 PCIe Gen5 板级通道案例显示，高速设计问题往往源自物理结构、制造工艺与系统均衡的协同效应。工程师需要在设计阶段就理解这些因素，提前发现潜在问题，而不是等板子回来再被动修复。
一个 PCIe通道的三个“意外”
从 CPU 到 PCIe 插槽，通道结构并不复杂，但在信号完整性分析中，却连续暴露了三个典型问题。
第一个意外：
插入损耗曲线的“凹陷”
在后仿真中，SDD21 插入损耗曲线在特定频点出现明显下凹，这与工程师对通道损耗“应平滑下降”的预期相悖。
通过 ADS 的 3D 过孔建模和频域分析，问题锁定到一个容易被忽略的细节——过孔残余 stub。在几十 GHz 的频段，这段 stub 会形成谐振，直接在频域中制造损耗陷阱。
在仿真中引入 背钻（back-drilling），虚拟移除 stub 后，插损凹陷消失，接收端眼图明显打开。
这一案例告诉我们：高速 PCIe 的问题，可能就在最基础的物理结构中，而非器件或算法。
第二个意外：
阻抗偏差
设计阶段的目标差分阻抗明明控制得很好，但实测结果整体偏高。
ADS 仿真中引入制造工艺参数后发现，根因在于 PCB 的 etch-back（刻蚀回缩）效应。
刻蚀回缩使走线实际宽度变窄，从而推高阻抗。
通过在设计阶段适当加宽走线，并保持线距不变，可以在“as-fabricated”状态下重新回到目标阻抗范围。
这也体现了前端仿真的重要性——提前考虑制造偏差，而不是事后修正。
第三个意外：
回波损耗逐渐变差
SDD11 回波损耗并没有突发异常，而是随频率升高逐渐恶化。
借助 ADS 对传输线和不连续性的分析，问题的真实原因逐渐浮现出来。并不是某一个明显的设计错误，而是多个看似不起眼的细节在高频下共同作用：过孔结构带来的阻抗突变、走线宽度的细微变化，以及参考平面的切换。这些因素单独来看也许并不致命，但在 PCIe Gen5 的工作频率下，它们叠加后的影响足以显著侵蚀系统裕量。
这一发现再次印证了一个事实：在高速 PCIe 设计中，“细节”往往决定成败。只有通过系统级的信号完整性仿真，工程师才能在设计阶段真正看清这些隐性风险，避免在后期调试中付出高昂代价。
这三个问题总结下来共同指向一个事实：当速率进入几十 GHz 频段后，“细节”会被无限放大，PCIe 设计已从规则驱动，转向由物理结构和系统行为主导。
设计师需要系统级信号完整性仿真工具，在设计阶段看清结构、工艺与通道行为之间的耦合关系，才能避免在样机阶段付出高昂的排错代价。随着 PAM4 调制方式的引入以及 PCIe Gen7 速率的进一步提升，信号裕量将被进一步压缩，通道设计对仿真精度与系统视角的依赖，也只会变得更加严苛。
迈向 PCIe Gen7：PAM4 成为必然选择
在 NRZ 体系下，数据速率的提升意味着 Nyquist 频率同步上升，而这恰恰把信号能量推向通道损耗最严重的高频区域。随着频率升高，介质损耗、趋肤效应和表面粗糙度带来的衰减迅速累积，留给系统的通道预算被快速消耗。
正是在这样的背景下，PAM4 成为 PCIe Gen7 的必然选择。
通过在同一个单位时间间隔（UI）内承载 2 bit 信息，PAM4 将符号速率减半，从而显著降低 Nyquist 频率。这一改变的直接好处，是让信号避开通道损耗最陡峭的高频区间，为系统重新赢回一部分链路裕量。
但这种“空间换时间”的方式并非没有代价。为了在相同电压摆幅内容纳更多电平，PAM4 的单眼高度仅为 NRZ 的三分之一，信噪比也随之下降，理论损失接近 9.5 dB。换句话说，在 PCIe Gen7 中，接收端看到的原始眼图，默认就是闭合的。系统不再指望“通道本身足够好”，而是必须依靠均衡机制去“把眼图打开”。
Gen7 的核心转变：从通道设计到端到端系统分析
正因为 PAM4 带来了闭合眼图这一“常态”，PCIe Gen7 在标准层面就明确引入了完整的端到端均衡体系。
在发送端，FFE 预加重通过一系列标准化的 Preset 对信号频谱进行整形；在接收端，则需要 CTLE、FFE 以及 DFE 多级协同工作，逐步补偿通道损耗、抑制符号间干扰。只有 Tx、Channel 与 Rx 三者形成闭环，系统才有可能在 128 GT/s 下恢复出可用的眼图。
这也意味着，设计关注点发生了根本性变化。工程师不再只是问“这条通道是否满足规范”，而是必须站在系统视角思考：在给定的发送端能力、通道特性和接收端均衡算法组合下，整个链路是否真的能被打开，并且具备足够裕量。
高速 PCIe 设计，对 EDA 工具提出了什么新要求
面对 Gen6/Gen7/ Gen8 这样的数据速率，EDA 工具的角色已经发生转变。工程师需要的，不再只是“能跑仿真”，而是一个真正围绕标准和系统行为展开的平台。
这类工具需要具备几个关键能力：以标准为核心的建模方式、端到端系统级分析能力、与一致性测试深度结合的验证路径，以及能够反复复用的高效工作流。其目标并不是生成更多波形，而是尽早暴露系统级问题，避免在样机阶段才被动排错。
以 System Designer for PCIe（W3651B）为例，其价值并不体现在单一功能点上，而是在于把 PCIe Gen5、Gen6 到 Gen7（PAM4）的多代设计需求，统一在一个系统级仿真框架中：支持多链路、多通道建模，提供专用的 PCIe 仿真引擎，覆盖 Bit-by-Bit、统计分析、S 参数与 SeaSim 接口，并内置一致性测试流程和 AMI 模型构建能力，与 ADS、SIPro 等工具无缝协同。
所有这些能力，最终指向同一个目标——在设计阶段就识别系统风险，提高一次成功的概率。
从“修 Bug”到“系统性设计”的必然演进
回顾从 PCIe Gen5 到 Gen7 的演进路径，会发现一个非常清晰的趋势，高速互连设计早已不再是局部参数的微调。它正在演变为一项真正的系统工程，涉及制造工艺、版图结构、通道特性、架构选择以及均衡算法之间的协同优化。PCIe 系统设计从来都不是一件简单的事。在迈向 128 GT/s 的道路上，以仿真驱动设计、以标准驱动验证，成为高速数字工程师的必修课。
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