DFT计算全场6折！华算科技新年献礼，催化/电池/半导体领域全覆盖，限时开抢！
今天带来的是复旦大学周鹏教授连续在《Nature Materials》上发表的两篇论文！
进一步小型化金属氧化物半导体场效应晶体管的一个有前途的策略是使用超薄的二维通道材料。然而，实现亚1nm电容等效厚度（CET）的稳健介电集成仍然具有挑战性。
复旦大学周鹏教授、刘春森研究员等人提出了一种由MoS2转化而成的晶圆级单层MoO3，它可以与原子薄半导体无缝集成。其原子平面和Mo6+的强电负性进一步使高κ介电体的均匀沉积成为可能。利用0.96 nm-CET的MoO3/HfO2作为介质，顶门控p型（n型）二维晶体管显示出6.5×106（3.2×108）的高开/关比和60.8（63.1）mV dec-1的陡亚阈值摆幅。统计分析1024个器件阵列的良率达到了92.2%。
此外，当使用单层MoO3作为顶门控介质，最终比例CET为0.64 nm时，栅极泄漏电流在整个偏置范围内满足低功率极限标准（1.5 × 10-2 A cm-2）。该研究为在二维材料上集成超低CET介电体提供了一种可扩展的方法，标志着迈向其未来工业部署的关键一步。
相关工作以《Wafer-scale monolayer dielectric integration on atomically thin semiconductors》为题在《Nature Materials》上发表论文。
图1 单层MoO3介电介质的晶圆级氧化
MoO3作为应用最广泛的二维半导体MoS2的天然氧化物绝缘体，具有较高的介电常数。因此，为了在晶圆尺度上实现单层高κ介电介质，一种策略是使用氧等离子体将大面积的单层MoS2均匀地转化为MoO3。图1a（左）显示了蓝宝石衬底上四英寸CVD单层MoS2的图像。MoS2薄膜在4英寸范围内呈现淡黄色，表示完全覆盖。经过氧等离子体氧化后，衬底上的薄膜变得均匀透明（图1a，右）。图1b显示了相应拉曼位移下氧化前后A1g峰的强度映射，表明4英寸晶圆上的氧化是均匀的。此外，氧化膜的XPS和拉曼光谱也证明了氧等离子体氧化技术的高效、稳定性。
如图 1c 所示，水接触角从72°降至45°，这表明氧化后薄膜的亲水性增强。更亲水的表面能够为通过ALD工艺与超薄高介电常数介质结合提供充足的成核位点。此外，为了确定氧化膜的元素组成，测定了不同氧化时间后氧化膜的XPS谱。如图1d所示，随着氧化时间的延长，Mo6+与Mo元素的比例也随之增加。当氧化时间延长至18秒时，Mo6+/Mo的比例达到100%，而S 2p峰值消失，这表明MoS2已完全转化为MoO3。图1e展示了通过TEM拍摄的CVD单层MoS2/MoO3/HfO2结构的横截面图像。厚度约1.34 nm的单层MoO3介电体表面呈原子平面，与MoS2薄膜紧密接触，形成了与MoS2的准原生界面。此外，转移的单层MoO3和随后沉积的超薄HfO2是连续和均匀的。
图2 MoO3/HfO2的介电性能及产率论证
图3 以MoO3/HfO2介电层（CET=0.96 nm）为栅极介电层的WSe2和MoS2顶门控晶体管
图4 单层 MoO3的C-V特性以及以单层MoO3（CET=0.64 nm）作为栅极绝缘体的WSe2和MoS2顶门控晶体管的电学特性
总之，本文开发了一种将超低CET介电介质集成到二维材料上的策略。这种方法是可扩展的，至少支持4英寸晶圆规模。它在0.96 nm的CET上达到了92.2%的高收率，满足了IRDS 2纳米节点的要求，显示了其潜在的工业适用性。此外，它还能够制造出具有0.96 nm和0.64 nm电介质厚度的p型和n型顶部栅极晶体管，这两种晶体管的饱和电导率均接近60 mV dec-1的热极限值。这些发现支持了未来超低电介质厚度的芯片集成，并使纳米器件的性能实现了突破。
Wafer-scale monolayer dielectric integration on atomically thin semiconductors，Nature Materials，2026.
https://www.nature.com/articles/s41563-025-02445-x
二维半导体正在成为后摩尔时代的关键材料。然而，向工业规模应用的过渡受到工程挑战的阻碍，包括接触工程。在不同的策略中，边缘接触具有极限接触缩放和消除费米能级钉扎的优势，但在导通态电流、阈值电压和关断态漏电流之间的协同优化方面存在困难。
复旦大学周鹏教授、包文中研究员、陈时友研究员等人利用原位多步骤工艺解决了这些挑战，其中蚀刻，软等离子体处理和金属沉积在同一个定制设计的高真空室中依次进行，以最大限度地减少界面缺陷。该方法使基于MoS2的边接触场效应晶体管在零栅极电压下具有1.75×10-20 A μm-1的超低漏电流和增强的导通电流。优化后的无电容双晶体管动态随机存取存储器（DRAM）实现了准非易失性存储器操作，5位存储器精度和纳秒级写入速度，展示了二维半导体电路和存储器件的潜力。
相关工作以《Quasi-non-volatile capacitorless DRAM based on ultralow-leakage edge-contact MoS2 transistors》为题在《Nature Materials》上发表论文。
图1 TC和EC装置结构
二维半导体中的接触则可以分为二维（2D）顶部接触（TC）和一维（1D）边缘接触（EC）。具体而言，与顶部接触相比，边缘接触理论上能够缩短键合距离，并增强轨道重叠。图1a、b分别给出了TC-FET和EC-FET的结构配置。在TC-FET中，载流子主要通过金属-MoS2界面处的vdW间隙从金属输运，然后通过源接触区进入通道区。相反，在EC-FET中，MoS2的边缘与金属直接接触，消除了vdW间隙，促进了更强的键合，并实现了载流子的直接传输。然而，等离子蚀刻过程会使MoS2边缘处的游离键极易受到周围大气中的氧气等杂质的影响，因此需要优化制造工艺以实现有效的接触。
在器件制造过程中，源极和漏极区域通过光刻技术确定，然后在MoS2上进行金属沉积以形成TC结构。对于EC结构，定义好源极-漏极区域后，会蚀刻暴露的MoS2，并在金属沉积后通过横向等离子流进行原位软处理。这种处理旨在降低MoS2边缘游离键氧化的概率，从而提高接触质量。整个过程是在一个集成的高真空室中完成的，如图1c所示。
图1d展示了EC区域的HRTEM图像，红色虚线标明了MoS2的位置，而图中的插图则提供了单层MoS2的更高倍率视图。此外，图1e展示了从电容器区域获取的EDS结果，证实了单层MoS2与金之间的边缘接触，并表明接触金属下方不存在MoS2。栅极介电层由4 nm的SiO2作为晶种层和20 nm的HfO2组成，栅极金属则由40 nm的金层形成。为了阐明MoS2-Au接触的键合机制，利用DFT计算了在单层MoS2中Au-on-Mo（AuMo）和Au-on-S（AuS）取代相关的缺陷形成能。AuMo的形成能在5~8 eV左右，表明AuMo几乎可以忽略不计。相反，AuS表现出明显较低的形成能，表明它是MoS2-Au接触中的主要复合中心缺陷，适用于TC和EC结构。
图2 2T0C器件结构及电学特性
图3 能带分析与器件模拟
图4 EC-2T0C的断态泄漏电流特性
本研究采用等离子体蚀刻、原位等离子体处理和金属沉积工艺制备了EC顶栅MoS2 FET，并对通道进行了完全的栅极控制，以获得更好的亚阈值摆幅和正VTH。值得注意的是，EC-FET的断态漏电流比TC-FET低约两个数量级。器件模拟表明，与尺寸相关的库仑相互作用在器件的漏电流行为中起着至关重要的作用。从TC到EC的维度降低以及缺陷数量的减少，导致缺陷辅助产生的电流降低了两个到三个数量级，这是关断状态漏电流的主要成因。
实验观察结果与该模拟结果高度吻合。此外，EC-2T0C架构中采用了耗尽型铝栅态TC-FET作为“Tread”的一部分，以提高2T0C DRAM的电压检测边缘。EC-2T0C DRAM具有优异的保持特性，在零保持电压下数据保持时间超过8500 s，即所谓的准非易失性存储器。此外，它还实现了纳秒级的写入速度，并具备5位的存储精度。这项研究为降低晶体管泄漏电流提供了一种实用的解决方案和物理模型，这可能有助于将二维半导体大规模应用于提高DRAM的保持特性并减少刷新开销。EC-2T0C DRAM具有在先进存储器和内存计算领域广泛的应用范围，有望彻底改变大容量缓存技术，并突破现代高性能计算机系统中的瓶颈。
Quasi-non-volatile capacitorless DRAM based on ultralow-leakage edge-contact MoS2 transistors，Nature Materials，2026.
https://www.nature.com/articles/s41563-025-02470-w
