目 录
一、先进封装概述
（一）先进封装拓展芯片升级方向
（二）封装属集成电路后道工艺
（三）典型半导体封装工艺步骤
二、先进封装市场概况
（一）全球封装市场中先进封装占比持续增长
（二）国内先进封装渗透率持续上升
三、先进封装技术梳理
（一）技术发展历程
（二）先进封装四个关键要素
（三）先进封装代表技术
四、竞争格局与相关厂商
（一）全球竞争格局
（二）国产封装厂商情况
五、结语
01
先进封装概述
（一）摩尔定律放缓，先进封装拓展芯片升级方向
摩尔定律经济效益遇到瓶颈，先进封装成为提升芯片性能的重要发展方向。1965年5月，仙童半导体和英特尔的联合创始人之一戈登·摩尔预测：芯片承载的晶体管数量大约每18~24个月翻一番，同时性能提升一倍或者成本下降一半。然而随着芯片制程微缩，由于微观层面物理极限的限制，技术难度日益增加，摩尔定律难以为继。根据IBS的统计预测，芯片制程从16nm到10nm，每10亿颗晶体管成本减少了23.5%，但是从5nm到3nm成本仅减少了4%。若芯片制程微缩至近1nm，晶体管尺寸接近原子级别，量子隧穿效应导致晶体管漏电加剧，散热问题更加突出，制程微缩带来的经济效益将持续下降。
对于全球封装行业来说，摩尔定律放缓，半导体工艺制程很难再从3nm往下做，此时先进封装可以进一步提高芯片性能，实现功能的整合和性能的升级。目前海外巨头大幅扩产先进封装，景气度高于封装整体行业。对我国来说，7nm及以下制程被卡脖子，通过先进封装技术可以实现部分国产替代，解算力的燃眉之急。先进封装是一条不单纯依赖技术节点微缩路线，以提升芯片性能的重要路径。在短期内难以突破自主EUV光刻机和先进节点制造工艺的情况下，可以通过利用自主研发的较低节点集成电路工艺，实现相当于跨越了1-2个工艺节点的高端芯片性能的显著提升。
（二）封装属集成电路后道工艺
图 封装所属集成电路后道工艺
半导体产业链大致可以分为IC设计、晶圆制造和封装测试三大块，封装测试就是芯片经过设计、晶圆制造后的后端工序。经过晶圆制作后的裸片（die），无法直接作为芯片使用，一是裸片易碎，二是不能裸片直接跟外部电路连接，所以需要将其封装。先进封装正不断将工序往前端晶圆制造延伸。
半导体封装主要作用可归结为机械保护、电气连接、机械连接和散热四项。
图 封装主要作用
（三）典型半导体封装工艺步骤
图 典型半导体封装流程
传统封装工艺一般包含背面研磨(Back Grinding)、划片(Dicing)、芯片键合(Die Bonding)、引线键合(Wire Bonding)及成型(Molding)等步骤。
图 晶圆背面减薄
封装厂从晶圆厂得到的晶圆相对较厚，这是因为在晶圆厂的制造工艺过程中，过薄的晶圆易碎。封装厂需要先把晶圆打磨到合适厚度。
图 划片、拾取和放置
通过划片，把一块晶圆切割成数百个芯片裸片，这时候切割出来的芯片会附着在一层胶带上。随后，逐个拾取附着在切割胶带上的芯片，并将其放置在封装基板表面。这两项任务均在固晶机上完成。
图 传统引线键合
芯片键合是指将晶圆芯片固定于封装基板。芯片键合技术通过将芯片附着到引线框架(Lead Frame)或印刷电路板(PCB, Printed Circuit Board)上，来实现芯片与外部之间的电连接。
传统方法采用芯片键合（或芯片贴装）和引线键合，而先进方法则采用IBM于60年代后期开发的倒装芯片键合(Flip Chip Bonding)技术。倒装芯片键合技术将芯片键合与引线键合两过程结合，通过在芯片焊盘上形成凸块(Bump)的方式将芯片和基板连接起来。
图 塑封
塑封是将芯片及其连接线路包裹在环氧塑封材料中的过程，主要作用是保护芯片免受外界物理损伤、化学腐蚀及电气干扰，同时提供必要的散热通道，确保芯片在恶劣环境下仍能稳定工作。
02
先进封装市场概况
全球先进封装技术在整体封装市场中份额持续增长，AI算力需求拉动2.5D/3D封装迅速发展。根据Yole数据，2022年先进封装市场规模为443亿美元，在整体封装市场中占比达47%；预计到2028年将提升至786亿美元，占比提升至58%。先进封装市场CAGR为10.0%，高于整体封装市场的6.2%。
图 全球先进封装与传统封装市场规模
从先进封装细分市场的角度来看，倒装封装（Flip Chip）因其成熟和完善的工艺平台，以及具有竞争力的成本优势，占据了先进封装51%的市场份额。在人工智能、5G通信和高性能计算等产业的推动下，2.5D/3D封装成为行业黑马，2022年市场规模为92亿美元，是第二大先进封装形式。预计到2028年，2.5D/3D封装市场规模将提升至258亿美元，CAGR高达18.7%。
图 先进封装细分市场
国内封装市场广阔，先进封装渗透率持续上升。中国半导体协会估计，2023年国内总封装测试市场规模近2807亿元，未来保持上涨趋势，预计2026年市场规模将达3248亿元。中国先进封装市场占整体封装比例较低，2022年占比达38%，相比全球先进封装47%的占比来说仍有较大发展潜力。随着高性能计算、先进存储等高附加值市场需求及产业链国产化趋势，先进封装渗透率有望进一步上升。
03
先进封装技术梳理
（一）技术发展历程
从第一性原理出发，封装要解决的其实主要就是两个核心问题，一是怎么封，既能保护芯片，又要顺应设备小型化的趋势，兼顾散热、降低成本；二是怎么连接，提高芯片和外部电路之间的引脚数、信息传输密度，提高传输速率。
图 封装技术的演进形式
表 封装发展技术历程
每一代封装技术之间的本质区别，就是芯片和电路的连接方式的区别。封装技术最早起源于20世纪70年代以双列直插封装（Dual-In Iine Package, DIP）为代表的通孔插装，该技术将电子元件的引线插入PCB板上的预钻孔，引线穿过通孔并被焊接到电路板的背面以实现芯片封装。第二阶段为表面贴装时代，该工艺先将焊料（焊锡膏）涂放在焊盘上，贴装元件后加热完成焊接过程，不需要在PCB板上预先开孔。相比通孔插装，表面贴装的占用空间往往要小得多，并且它能与双面板兼容。通孔插装和表面贴装的根本区别是“插”和“贴”。这两阶段的封装技术均属于传统封装的范畴。
图 通孔插装和表面贴装
在市场需求的推动下，传统封装技术不断创新、演变、迭代升级，出现了各种新型的封装结构。第三阶段（20世纪90年代前中期）以球栅阵列封装（BGA, Ball Grid Array Package）为代表的先进封装技术开始涌现，封装向高引脚数量、高集成迈进。第四阶段开始（21世纪后），封装技术层出不穷，出现了倒装焊（Flip Chip）、晶圆级封装（Wafer Level Package，WLP）、扇入/扇出、2.5D/3D封装、Chiplet等一系列技术与理念，从二维向三维、从封装元件向封装系统发展。
图 球栅阵列BGA封装和先进封装
（二）先进封装四个关键要素
先进封装技术内涵丰富，根据《基于SiP技术的微系统》一书，先进封装的四个关键要素包括：凸块（Bump）、重布线（RDL）、晶圆（Wafer）和硅通孔（TSV）。凸块取代了传统封装中的引线键合，并发挥应力缓冲的作用，当前先进封装无一例外均使用了凸块工艺；重布线起着XY平面电气延伸的作用；晶圆则作为集成电路的载体以及RDL和TSV的介质和载体；硅通孔起着Z轴电气延伸的作用，是2.5D/3D封装技术实现的主要途径。随着技术发展，凸块尺寸逐渐缩小，晶圆片则越来越大，RDL和TSV向着尺寸更小，排布更密集发展。从技术推出时间前后及先进性程度来看，排序为Bump、RDL、Wafer、TSV。
凸块制造技术是倒装、TSV等先进工艺演化的基础工程，凸块可用来代替引线直接联通芯片和基板的电信号。与传统引线键合相同，倒装是一种实现芯片与基板电气连接的互连技术，不过引线键合的芯片焊盘都在芯片四周，因此I/O密度受限于引线间距，而倒装可以在芯片的整个面上排布Bump与基板互连，极大提高I/O数，缩短互连路径，反映了以“以点代线”的发展趋势。性能提升方面，倒装的电阻和寄生电容/电感更低，具有更好的频率特性和更低功耗，封装电性能极大提升；此外，Bump可向基板导热，具有更低热阻和散热性能。
图 引线键合与倒装焊（Flip Chip）对比
微凸块的生成是倒装焊的前置步骤，常用的电镀微凸块工艺制备流程如下。UBM（Under Bump Metallization，凸块下金属层）的主要作用是在于互联键合层，并阻挡ball材料原子扩散至下层金属材料以及粘接下层介电材料和金属层。在形成UBM之后，电镀法制备凸块的主要工艺及其所需设备为涂胶（涂胶显影设备）、凸块光刻（光刻机）、焊料电镀（电镀设备）、去胶（涂胶显影设备）、去除UBM、回流焊（回流焊炉）。
图 微凸块Bump的具体工艺流程
凸块在往小型化发展，凸块间距尺寸（Bump Pitch）越小，意味着凸块密度越大，封装集成度越高，但相对工艺难度越大。AnandTech披露数据显示，台积电凸块间距已推进到10μm以下；根据未来半导体公众号，通富微电、华天科技等国内厂商先进工艺向40μm推进。当凸块间距超过20μm，内部互连技术采用基于热压键合（TCB）的微凸块连接技术；而未来混合键合技术有望取消微凸块，并实现10μm以下更小的电极尺寸和更高的凸块密度，带动带宽提升。
图 凸块向小尺寸发展
RDL（Re-distributed layer，重布线层）通过在芯片表面沉积金属层和相应的介电层，形成金属导线，可以将I/O端口重新排布到更宽敞的区域。RDL重布线技术能够变换芯片初始设计的I/O焊盘位置和排列方式，重新规划芯片在水平方向上的互连线路径，以适应新的互连结构。在传统芯片设计和制造时，芯片管脚处理模块（I/O端口）一般分布在芯片边缘或四周，通过芯片管脚可以实现对信号的处理和输入输出。RDL可形成表面阵列布局，因此放置芯片的方式能紧凑且高效，极大提高封装效率。
图 RDL重布线将芯片I/O端口重新分配
图 基于RDL的封装工艺流程
表 RDL技术优势
头部厂商RDL技术的线宽和间距向1/1μm突破。RDL采用线宽和间距（L/S）来度量，线宽和间距分别是指金属布线的宽度和它们之间的距离。根据未来半导体和与非网，如今4层RDL已经成熟，良率达到99%，约85%封装需求可通过4层RDL满足，未来RDL有望从4层增加到8层以上。头部封装厂商的RDL L/S将从2023/2024年的2/2μm发展到2025/2026的1/1μm，再跨入到2027年以后的0.5/0.5μm；国内企业长电科技、通富微电等已突破5层，L/S达2μm。
晶圆是芯片制造工艺实现的载体，其用途向先进封装扩展。晶圆是集成电路的载体，在晶圆上可以进行光刻、刻蚀、气相沉积、离子注入、研磨等多种处理工序，最终制成集成电路芯片。随着晶圆尺寸的增加和先进封装技术的发展，晶圆的用途也日益多样化。它们不仅可以作为芯片制造的衬底，还可以在晶圆上构建硅中介层（Si interposer）以实现2.5D封装技术。此外，晶圆级封装作为主要的先进2D封装技术，将晶圆的应用范围扩展至先进封装的载体，并进一步衍生出扇入型和扇出型等晶圆级封装工艺。
晶圆级封装（WLP, Wafer-Level Package）与传统封装流程不同，采用先封装测试，后切割的方式，应用于轻量化消费市场。传统晶圆封装中将成品晶圆切割成单个芯片，再进行黏合封装。晶圆级封装直接在晶圆/重构晶圆上进行大部分或者全部的封装测试后，再将晶圆切割成单颗芯片。相较于传统封装技术，晶圆级封装的封装与芯片制造工艺融为一体，大幅缩减生产成本并提高封装效率。同时该类封装不需要引线框架、基板等载体，封装后的芯片尺寸与裸片基本一致。主要应用于轻量化消费电子产品，如智能手机、平板电脑和可穿戴设备等。
图 传统封装/晶圆级封装对比
晶圆级封装的成功得益于RDL重布线层技术，它直接通过光刻工艺，把晶圆上的裸片统一重现布线，首先就把怎么连接的问题解决了，这时候芯片就已经是半成品了。然后再涂覆上用于保护的聚合物薄膜，植入金属球。封装工艺直接在晶圆上就完成了，最后芯片切割下来就是成品。这种封装出来的芯片尺寸和最初的裸片尺寸相同，既把尺寸做到最小，又简化了整个封装的流程，节约了成本。
表 晶圆级封装优势
（1）扇入型和扇出型晶圆级封装，以是否扩展封装面积以容纳更多I/O数，WLP可分为扇入型和扇出型。
扇入型晶圆级封装（FIWLP, Fan-In Wafer-Level Package）：芯片尺寸和封装尺寸一致，封装布线、绝缘层和锡球直接位于晶圆顶部，可以将尺寸缩至最小。扇入型封装的缺点在于，因其采用Si芯片作为封装外壳，物理和化学防护性能较弱。正是由于这个原因，这些封装的热膨胀系数与其待固定的PCB基板的热膨胀系数存在很大差异。受此影响，连接封装与PCB基板的锡球会承受更大的应力，进而削弱焊点可靠性。且伴随着IC信号I/O数的增加，FIWLP芯片尺寸已经无法容纳足够I/O接口，因此变化衍生出扇出型WLP。
图 扇入/扇出型封装对比
扇出型晶圆级封装（FOWLP, Fan-Out Wafer-Level Package）：既保留了扇入型封装的优点，又克服了其缺点。其方案的本质，就是在扇入型的基础上，为每个芯片多加一层保护壳。具体步骤是先把晶圆切割后，将芯片在载体上摆成晶圆的形状，芯片之间的空隙用环氧树脂填充起来，形成一个塑料模压重组晶圆，这样每个芯片就多了一层保护壳，再对其进行晶圆级工艺加工。后面的步骤就跟扇入型一样了，用RDL技术对每个芯片进行处理，再涂覆上用于保护的聚合物薄膜，植入金属球后切割得到芯片成品。
图 扇出型封装流程
从图中可以看出，扇出型就是在扇入型外层多了一圈环氧树脂的保护壳，并且由于面积增大，重布线层技术给了它更多的I/O触点，扇出型的封装锡球可以延伸至芯片以外。此外扇出型封装在面积扩展的同时，还可以加入其他有源/无源器件，形成系统级封装。扇出型封装因其高效率和低成本，已成为主流封装技术。
（2）扇出面板级封装
扇出面板级封装（FOPLP, Fan-out Panel-Level Package）为下一代晶圆级封装趋势。扇出面板级封装，即在面板而非硅晶圆上实现扇出布线的先进封装工艺。过去WLP一直用直径为8英寸或12英寸的晶圆片或重构晶圆片生产，这些规格可以利用现有的大型工厂和设备基础设施进行加工。但是由于最后的封装体是矩形的，因此圆形硅片不能提供最高的加工效率和最有效的面密度。因此考虑将面板扩展到矩形而非圆形，再进行晶圆级加工，将有效降低成本。基于产业数据调研，当板级封装良率达到90%时，总扇出封装成本可能降低50%。三星是最早开始进行面板封装的公司，其第一代Exynos 9110率先在GaLaxy Watch上应用。2023年，基于FOPLP技术的SoC芯片首次搭载于Google Pixel 7手机上。
TSV技术是先进封装三维空间上的革新。硅通孔技术（TSV，Through-Silicon Via）是一种利用垂直硅通孔实现芯片在Z轴上的电气延伸和互联的方法，是目前半导体制造业中最为先进的技术之一，主要用于立体封装，如2.5D封装和3D封装。由于省去了引线键合，直接堆叠芯片，TSV技术能够实现更薄的封装和更短的互连路径。此外，TSV可以通过通孔实现三维方向上的芯片堆叠，增加堆叠数量，从而实现更高密度的封装。目前，该技术被广泛应用于CMOS图像传感器、HBM高带宽存储器、MEMS微机电系统等需要高密度和多功能集成的电子元件。
图 TSV结构
（三）先进封装技术
先进封装主要通过平面与空间上的革新实现连接的密集化、堆叠的多样化和功能的系统化。平面上，凸块间距的缩小化和重布线层L/S（线宽/间距）的精细化是核心驱动力，同时将晶圆作为先进封装的载体；空间上，先进封装基于TSV技术正朝着三维方向发展，以高度集成化、高度功能化为目标。技术典型代表为2.5D/3D封装、Chiplet等。
具备2D/2.5D/3D封装能力的龙头企业主要为台积电、三星、英特尔。2D先进封装主要为晶圆级封装技术，应用于消费电子、电源管理芯片等对轻量化、微小化要求较高的领域。2.5D封装特指采用了中介层（Interposer）进行高密度I/O互连的封装，TSV硅通孔形成在硅中介层上，芯片与基板通过硅中介层相连；3D封装多个芯片在垂直方向堆叠，直接在芯片上制作硅通孔形成芯片间互连。2.5D/3D封装则由于其高集成、高性能为人工智能、大数据、云计算等高性能计算提供技术支撑。
图 2.5D/3D封装简图
图 台积电/三星/英特尔的2D/2.5D/3D技术
台积电是全球先进封装技术的领军者之一，旗下3D Fabric平台拥有InFO、CoWoS、SoIC三种先进封装工艺。3D Fabric包含三类前沿技术：1）先进2D封装InFO（Integrated Fan-out）；2）2.5D封装CoWoS（Chip on Wafer on Substrate）；3）以及前段3D整合芯片系统SoIC。
图 台积电3D Fabric先进封装技术平台
（1）InFO
InFO（Integrated Fan-out）是台积电2017年推出的一种FOWLP扇出型晶圆级封装技术，定义中的重点为集成，可视为多个芯片Fan-out工艺的组合，给予了多个芯片集成的空间。而FOWLP则偏重于Fan-out工艺本身，一般是单芯片封装。InFO具有高密度的RDL和TIV（Through InFO Via，通过InFO通孔），在多芯片集成上应用灵活，适用于移动、高性能计算等需要高密度互连和性能的应用。
苹果iPhone处理器早年一直是三星生产，但台积电却从苹果A11芯片开始，接连拿下iPhone处理器订单。关键之一，就在于台积电的InFO技术，能让芯片与芯片在封装内直接互连，减少体积，腾出宝贵的空间给电池或其他零件使用。苹果从iPhone 7就开始采用InFO封装，并持续沿用至今，同时其他手机品牌也开始普遍使用这一技术。苹果和台积电的加入很大程度上改变了先进封装的应用状况，使市场逐步接受并普遍应用InFO技术。根据InFO封装的结构，台积电将其分为InFO_PoP、InFO_oS、InFO_LSI等种类。
InFO_PoP中PoP的含义为堆叠封装（Package on Package）。该技术号称3D晶圆级扇出型封装，但和传统意义上的3D先进封装并不相同，严格来说属于2D+，后面将要讲到的SoIC才是真正的3D先进封装。InFO_PoP使用高密度RDL和TIV，将芯片引脚引到外围形成面阵列，然后利用PoP（Package on Package）工艺将上下芯片相互连接，实现逻辑芯片与DRAM的堆叠封装，适用于移动应用。InFO_PoP在2016年推出，成功搭载于iPhone 7的A10处理器中，成为移动封装技术新标杆。
图 InFO-PoP封装
InFO_oS中oS的含义为on Substrate，允许多个晶粒在平面集成，再安装在基板上，用于5G网络应用。InFO_oS最高可支持2/2μm线宽/线距的RDL，实现不同功能逻辑芯片的互连与集成。由于封装尺寸较大，仅仅使用RDL层无法满足封装的强度要求，因此增加了基板。
图 InFO_oS封装
InFO_LSI封装全称Integrated Fan-out Local Silicon Interconnect，作为InFO_oS的升级技术，将RDL和CoWoS里的局部硅互连（LSI）技术结合，在芯片连接处通过“硅桥”实现更高的互联密度，达到了互联带宽和成本的折中。
图 InFO_LSI封装
（2）CoWoS
CoWoS（Chip on Wafer on Substrate）技术是高性能计算的主流路线，核心工艺在转接板，不同型号的封装方案中阶层转接板材料不同。CoWoS是台积电推出的2.5D封装技术，把芯片封装到中介层上，并使用中介层上的高密度布线进行互连，然后再安装在封装基板上；旨在整合先进逻辑芯片与高带宽存储器，以满足高性能计算的需求。CoWoS针对高端市场，连线数量和封装尺寸都比较大；而InFO针对性价比市场，封装尺寸较小，连线数量也比较少。
CoWoS在2012年就开始量产，应用很广泛，是台积电最具代表性的先进封装技术。英伟达的GPU，谷歌的TPU都是采用CoWoS技术，人工智能AI的背后也有CoWoS的贡献。目前，CoWoS已经获得NVIDIA、AMD、Google、Apple、华为海思等几乎所有高端芯片厂商的大力支持。2020年基于CoWoS-S的系统的总计算能力占所有500强系统总计算能力的50%以上。
CoWoS技术主要基于无源转接板，根据中阶层转接板类型不同可分为CoWoS-S、CoWoS-R和CoWoS-L。
图 CoWoS-S
CoWoS-S（Si interposer）利用硅片作为芯片连接的桥梁，能够实现比其他2种方案更高的芯片互联密度和最佳性能，可实现高性能计算和人工智能加速。但这样也导致成本较高，且生产和可靠性方面的挑战开始凸显。为了能够排列更多的芯片、容纳更多的晶体管从而提高系统性能，中介层面积需要不断扩大。通过四掩模光刻拼接技术，台积电CoWoS-S目前已将硅中介层面积扩展到相当于三个完整掩模尺寸，最多能够实现3个SoC/芯片和8个HBM共封。尽管持续增加硅中介层尺寸仍是下一代CoWoS扩展到4x掩膜版尺寸（约3300平方毫米）的一个选项，但超过四掩模拼接的光刻过程复杂性带来了中介层制造的大量生产效率损失。不同掩模之间的场边界拼接误差控制也非常具有挑战。此外，不同堆叠方式和材料构成的顶层芯片翘曲行为非常复杂（不同芯片翘曲变化不同）、不易控制。
如果需要Interposer的尺寸大于3.3X掩模版尺寸。台积电则会推荐CoWoS-R和CoWoS-L，不同的选项提供了更灵活的集成，以满足各种性能和目标。
图 CoWoS技术中阶层面积不断扩大
CoWoS-R（RDL interposer）是采用有机转接板实现芯片2.5D封装的低成本方案。该封装方式的芯片互联密度相对较低，适用于无需非常密集的芯片堆叠的地方，但仍与高性能计算相关。
CoWoS-L（LSI-RDL interposer）结合了CoWoS-S和CoWoS-R的技术优点，结合使用有机中介层与局部硅互连LSI（Local Silicon Interconnect)，为芯片提供了更加灵活的集成方式，兼具成本与性能考量。CoWoS-L的灵活性在于，对于布线密度极高的区域，尤其是芯片附近需要高密度互连的地方，可采用LSI局部硅互连技术，其金属类型、层数和间距与CoWoS-S产品保持一致。而在布线密度较低的区域，则通过有机中介层和其表面的RDL层进行信号互联。此外，CoWoS-L支持在逻辑芯片下方集成额外元件的能力，例如独立的IPD（集成无源器件），使其具有更好SI/PI性能。CoWoS-L的生产成本和综合性能介于CoWoS-R和CoWoS-S之间，无需掩膜拼接，解决大型硅中介层良率问题，带来更高灵活性。
图 CoWoS-L
表 台积电不同型号CoWoS封装方案对比
CoWoS工艺流程分为前段CoW和后段WoS工艺。CoW（Chip on Wafer）前端堆叠过程中包括了中介层、TSV和微凸块的制作，将分别制造在不同晶圆上的芯片精确地对准并键合在转接板上，形成高密度的走线互联；再将CoW芯片和基板连接整合，完成WoS工艺。当前存在两种方案，一种是台积电完成晶圆和中介层生产，即CoWoS的“CoW”部分，然后交由自家或别家封装厂完成“oS”部分；另一种方案是联电生产硅中介层，即“Co”部分，再送往安靠或日月光完成“WoS”部分。
图 台积电CoWoS工艺流程
（3）SoIC
台积电最先进的3D封装SoIC（System of Integrated Chips）通过混合键合技术实现。SoIC将具有不同芯片尺寸、功能和晶圆制程的芯片垂直堆叠，是台积电异构小芯片封装的关键。与InFO和CoWoS技术相比，SoIC可以提供更高的封装密度和更小的键合间隔。此外，SoIC使用前端工艺制造，还可以与CoWoS/InFO共用，基于SoIC的CoWoS或InFO封装将会带来更小的芯片尺寸，实现多个小芯片集成。
图 台积电SoIC与CoWoS/InFO的关系
SoIC技术本质上在创造键合界面，通过混合键合的方式使芯片与芯片间直接堆叠，无需芯片间填充（Underfill）环氧塑封材料，分为Chip on Wafer（CoW）和Wafer on Wafer（WoW）两种方案。CoW技术先将晶圆切割成晶粒，再对另一片晶圆进行键合。WoW技术直接使用两块完整块晶圆进行互连键合。以WoW（Wafer on Wafer）技术为例，首先对两个晶圆进行铜导线和介电层的沉积以及平坦化处理，以形成金属和氧化物的混合界面。在混合键合之前，通过等离子体活化处理二氧化硅表面，然后将两个晶圆紧密贴合；然后以高温退火使两侧导线中铜离子相互扩散而形成永久键合。
传统微凸块连接方式受限于凸块直径，当bump pitch达到10μm以下便很难实现量产。相比之下，SoIC技术取消了微凸块结构，能够将互连密度提高10倍，并且能够用于10微米以下间距的芯片间连接。
图 SoIC与一般3D封装技术对比
AMD 2023年发布的AI芯片MI300系列产品将搭配SoIC和CoWoS封装，其中MI300X支持高达192 GB的HBM3内存，HBM内存带宽5.2 TB/s，Infinity Fabric带宽896 GB/s，晶体管1530亿个，芯粒12个。除此之外，苹果也规划导入SoIC制程，计划采用SoIC搭配InFO方案，目前正在小试量产中。为满足客户需求，台积电持续扩产，2023年底SoIC月产能2000片，目标2024年底6000片/月，2025年有望提升至1.4~1.45万片/月。
（4）COUPE
COUPE（Compact Universal Photonic Engine）是台积电研发的一种先进的硅光子集成系统和共封装光学平台。2024年的北美技术研讨会上，台积电正式宣布进军硅光子学领域。COUPE利用SoIC、CoWoS等先进封装技术，通过将电子集成电路（EIC）与光子集成电路（PIC）堆叠封装，以实现高集成度与能效，为数据中心和人工智能应用提供超高速的光学互连解决方案。COUPE技术能够显著降低耦合损耗，加速芯片到芯片以及机器对机器的通信。它代表了台积电在硅光子学领域的重要进展，旨在应对数据中心互连技术中对大带宽和低能耗的需求。
三星在2.5D/3D先进封装技术领域也有布局，沿着水平和垂成两种封装集成方向，陆续推出I-Cube、H-Cube、X-Cube等一系列先进封装技术。针对2.5D封装，三星推出的I-Cube技术可以和台积电的CoWoS技术相媲美。针对3D封装，三星在2020年推出X-Cube技术，将硅晶圆或芯片物理堆叠，并通过硅通孔（TSV）连接，最大程度上缩短了互联长度，在降低功耗的同时提高传输速率。
图 三星2.5D/3D IC先进封装
I-Cube是基于中介层的2.5D封装解决方案，根据中介层材料不同分为I-Cube S和I-Cube E。其中，I-CubeS是HBM和逻辑芯片布置在同一硅中介层上，提供出色的带宽和性能，类似于台积电CoWoS-S。I-CubeE采用了硅嵌入式结构，并应用了FOWLP封装技术中的RDL中介层。在相邻芯片连接区域，I-Cube E利用硅桥实现高互连密度和高速计算的需求，这与台积电的CoWoS-L技术相似。由此，在保持高互连密度的同时，I-Cube E兼具了RDL的成本优势，相较于I-Cube S，成本降低了22%。百度昆仑AI处理器也搭载了三星I-Cube方案。
H-Cube（Hybrid Substrate Cube）是一种混合基底结构，通过整合两种具有不同特点的基板：精细化的ABF（Ajinomoto Build-up Film，味之素堆积膜）基板和HDI（High Density Interconnection，高密度互连）基板，可在H-Cube 2.5D封装中实现较大的封装尺寸。该方案旨在解决ABF基板短缺的问题。当集成六个或更多高带宽存储器的时候，大面积ABF基板的制造难度会迅速增加，而且会导致生产效率下降，而H-Cube可以解决这个问题。H-Cube技术通过将芯片与基板之间的电连接焊球间距缩小35%，相较于传统焊球间距，实现了ABF基板尺寸的最小化。此外，在ABF基板下方增设了HDI基板（模块PCB），以确保与系统板之间的稳定连接。
图 H-Cube技术示意图
X-Cube则是三星3D封装的解决方案，在垂直空间上堆叠逻辑芯片，包含TCB和HCB两种方案。TCB的凸块间距为25μm，硅片厚度40μm，通过热压键合的方式进行芯片堆叠。而HCB方案则采用先进的混合键合方法，凸块间距下降到4μm，硅片厚度仅为10μm，将空间进一步压缩。在Bump间距大于20μm时，可以使用TCB焊锡的微凸块，但随着内部互联进一步微缩，互连方式将从热压键合迈向混合键合。
Intel主要发展了2.5D的EMIB和3D Foveros两类技术方案实现先进封装。同时，英特尔也在开发名为Foveros Direct的混合键合技术。混合键合能将具有优良电性能的铜和铜直接连接起来，以减少堆叠间隙，提高信号传输速度，并且可以提供最佳的功耗表现。
EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥接）是Intel 2.5D的解决方案，将多个芯片通过一个有机基板进行互连，硅桥（EMIB）内嵌于基板之中作为芯片互连的通道。该技术类似于台积电的CoWoS-L技术，但无需用到TSV，成本较低。具体而言，首先制备HDI基板层，并在其中创建凹陷区域，以便嵌入放置EMIB硅中介层。然后实现EMIB和HDI基板之间的电气连接，并制备用于连接芯片的凸点bump。最后，通过热压键合等方式将逻辑芯片与其他异构芯片（如HBM等）在基板上相互连接。其中EMIB的准确埋入并与有机基板强结合是核心工艺，在一片有机基板上，EMIB硅桥的数量可达十数个，使用灵活。英特尔早在2017年便已经生产采用EMIB封装的芯片产品，且仍在持续推新产品，如Ponte Vecchio（超级计算机级显卡）、Sapphire Rapids（下一代Xeon企业处理器）、Meteor Lake（2023消费级处理器）以及其他与显卡相关的产品。
图 EMIB结构简图
英特尔在2018年推出了Foveros 3D封装技术，并随后发展出三种衍生技术方案，分别为Foveros、Foveros omni和Foveros Direct。
Foveros技术顶层的芯片通过微凸块与底层芯片连接，底层芯片通过TSV硅通孔和下方的凸块连接基板。这种连接方法提供了高密度的互连和较低的功率损失。Foveros第一代bump间距为50μm，第二代间距已缩小到36μm。
图 Foveros技术
Foveros omni是第三代Foveros，bump间距缩小到25μm，基于全方位互连（ODI，Omni-Directional Interconnect）技术，为封装中小芯片之间的全方位互连通信提供了更大的灵活性。不同于传统堆叠中电源及信号传输都需要通过贯穿底层芯片的TSV硅通孔到达顶部芯片，Foveros Omni在芯片外围引入了更大的垂直铜柱，可以绕过TSV直接从封装基板向顶部裸片供电和传输信号。由于铜柱比传统硅通孔直径更大、电阻更低，因而可提供更稳定的电力传输、更高带宽和更低时延。此外，这种方法减少了基底芯片所需的硅通孔数量，为有源晶体管释放更多的面积，并优化了裸片的尺寸。
图 Foveros omni与ODI技术
Foveros Direct则用铜与铜的混合键合取代了会影响数据传输速度的焊接，把凸点间距继续降低到10μm以下大幅提高芯片互连密度和带宽，并降低电阻。
表 英特尔先进封装凸点间距演进
Chiplet这一概念是指将复杂芯片的功能分解成更小的、具有特定功能的模块化“小芯片”，这些小芯片被独立开发制造，再利用2.5D/3D先进封装技术整合成一个完整的系统。目前电路集成化的实现主要有系统级芯片（System on a Chip，SoC）和系统级封装（System in a Package，SiP）两条技术路径。SoC将具有不同功能的元器件通过一套工艺制造在单颗芯片中，一颗芯片即为一个高度集成系统，其信息传递效率更高、体积更小，缺点在于设计开发周期更长、技术难度、开发成本更高，因此多应用于对运算功能要求高的高单价GPU、HPC等。而系统级封装是将单颗功能复杂的SoC集成芯片剥离成多个具有特定功能的芯片（Chiplet），再采用interposer、TSV等工艺形成多功能异质异构的封装，其开发周期更短、良率更高、成本更低，是目前平衡功能与经济效益的最优选择。
图 SoC/Chiplet对比
Chiplet可集成功能不同的计算核心，提高芯片性能、提升设计弹性，并大幅降低设计难度。Chiplet的组合可以集成不同技术节点、不同工艺制造甚至不同材料的小芯片，各个功能模块的小芯片分开设计，技术难度大幅降低，可以加速芯片迭代升级。
Chiplet可实现良率的提升，从而降低成本。算力芯片的die size（裸片尺寸）通常远大于过去的消费级产品。随着先进制程推进，研发和生产成本持续上升，单颗SoC良率随技术难度的增加日益下降；此外，芯片尺寸越大不仅导致良率越低，还更容易造成晶圆侧边的浪费。采用Chiplet模式，当芯片被拆分为小单元进行生产时，单片良率将得到提升，从而大幅度降低量产的成本。
图 芯片良率随裸片面积减少而降低
在高算力产品的应用中，Chiplet具有更大的成本优势。随着AI的高速发展，产品对芯片性能、算力的要求也在提升。在AI处理器、AI加速卡等对算力需求较高的产品中，芯片的面积往往大于800mm2，超过其他常规产品。在面积小于200平方毫米的小芯片中，Chiplet没有明显的成本优势。而当芯片面积超过800平方毫米时，Chiplet技术相较于传统的SoC能展现出显著的成本优势。
04
竞争格局与相关厂商
（一）全球竞争格局
Fab/IDM厂和OSAT委外封测厂错位竞争，先进封装迎来扩产浪潮。OSAT主攻倒装、晶圆级和扇出型封装，Fab/IDM厂涉足2.5D/3D封装。目前以日月光、安靠、长电科技、通富微电等为代表的OSAT厂商，2022年占据封装市场份额65.1%。OSAT厂商主要聚焦于先进封装中后端，以封装基板为核心，成本为先，产品结构中倒装封装是主力。Fab/IDM厂基于前道制造优势和硅加工经验，聚焦产品性能，多开发与晶圆制造类似的先进封装制程，如基于Si中介层的2.5D和3D封装技术。以台积电为代表的Fab厂，2022年先进封装市占率达12.3%；如三星、英特尔等IDM厂也首要进攻2.5D/3D封装市场。
根据相关报道，2024年台积电28~32亿美元投资投向先进封装，现有CoWoS月产能约1.5万片，2024年底，台积电CoWoS封装月产能有望扩充到3.6~4万片。日月光资本支出较2023年增加40~50%，超22亿美元，其中有65%将用于封装业务，尤其是先进封装业务。中国大陆封测厂中，长电科技2023年资本开支65亿元，产能扩充面向高性能、先进封装领域及XDFOI高密度扇出型封装技术量产。通富微电海外扩张进展顺利，2023年6月通富超威槟城新厂房建设启动，总投资额接近4.3亿美元。
图 2022年先进封装市场OSAT、Foundry、IDM三分天下
（二）国产封装厂商情况
封测产业是中国集成电路最具国际竞争力的环节。全球半导体产业发展经历了由美国向日本、向韩国和中国台湾地区及中国大陆的几轮产业转移，而封装产业则是产业转移的桥头堡。2023年全球半导体OSAT厂营收CR10占比77.65%份额。其中，台湾有5家（日月光、力成科技、京元电、南茂科技、颀邦科技），市占率累计37.73%；中国大陆有4家（长电科技、通富微电、天水华天、智路封测），市占率累计25.83%；美国有1家（安靠科技），市占率14.09%。
表 2023年全球OSAT厂前十大企业营收排名
布局海外市场是国内封测大厂重点战略。华天科技、甬矽电子等企业重点布局国内市场，长电科技和通富微电等企业积极布局海外市场。根据各公司披露数据，2023年长电科技海外业务营收232.49亿元，占比总营收78.38%；通富微电海外业务营收165.60亿元，占比总营收74.36%。此外国内第二大封测厂通富微电已与AMD形成“合资+合作”联合模式，成为AMD最大的封装测试供应商，为AMD AI PC芯片及工作训练推理用AI加速器提供封测服务，进入全球先进半导体供应链。
图 2023年国内封测大厂海外营收占比
本土封装龙头企业积极推进先进封装技术。以长电科技为代表的几家国内封测龙头通过并购重组国际先进封装测试企业，消化吸收并自主研发先进封装技术，在先进封装领域不断发力。此外，以多种封装技术服务多种集成电路产品、多种应用领域的综合性集成电路封测企业仍是市场发展的主要力量，除了长电科技、通富微电、华天科技三巨头之外，也涌现出甬矽电子、利普芯、华宇电子等一批成长型企业。
表 我国本土封测厂先进封装布局
05
结语：先进封装重塑全球半导体竞争格局
先进封装作为集成电路后道工艺的核心环节，已成为突破芯片性能瓶颈、延续摩尔定律的重要技术路径。相较传统封装，先进封装通过多芯片集成、异构封装、2.5D/3D封装等方式，在提升芯片性能、降低功耗、缩小尺寸方面发挥关键作用。全球先进封装市场持续扩张，2022年规模已达443亿美元，占整体封装市场47%，预计2028年突破786亿美元，占比升至58%，其中2.5D/3D封装市场增速尤为显著，年均复合增长率高达18.7%。
从技术路径看，晶圆级封装（WLP）向扇出型（FOWLP、FOPLP）升级，兼顾了高性能与成本控制，已广泛应用于智能手机、智能穿戴等领域；2.5D/3D封装通过硅中介层（Si Interposer）、硅通孔（TSV）等实现多芯片高密度集成，成为高性能计算、AI芯片的主流方案；Chiplet异构集成则通过多颗小芯片灵活组合，突破工艺节点限制，推动超大规模集成发展。
目前，台积电、英特尔、三星、安靠、日月光等企业在先进封装领域布局积极，推动技术迭代与产业应用加速。总体来看，先进封装已成为全球半导体产业竞争的重要制高点，也是我国集成电路自主可控的重要突破方向。
数 据 | 万得Wind
供 稿 | 半导体事业部
编 审 | 综合管理部